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楼主: hudie2002

VHDL还有前途吗?

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发表于 2008-3-29 21:13:34 | 显示全部楼层
语言是一种工具,工具只有效率有差别,没有绝对的好与不好,VHDL的严谨性让比较喜欢自由的程序员有些不适应,verilog的相对灵活也会带来一些混乱,各取所需吧,目的是开发出产品!
发表于 2008-3-31 17:06:08 | 显示全部楼层
语言只是一种工具,重要的是思想!
发表于 2008-3-31 21:45:22 | 显示全部楼层


原帖由 hudie2002 于 2007-10-28 10:50 发表
现在国内好像多用verilog,而且现在System verilog 也具有电路设计功能,而且SV也具有验证等功能,
VHDL作为比较早的HDL,怎么就不进一步发展了呢?就因为它的语法与C差别大?



查了下大家的看法
支持Verilog的比较多

我同学在公司实习
写代码也是用Verilog
但是最后还要转到VHDL上
不知为啥~
发表于 2008-4-1 20:00:27 | 显示全部楼层
对啊,语言只是工具,具体电路什么样的语言都可以写出来的。
而且各有各的用处。
发表于 2008-4-7 18:45:24 | 显示全部楼层
思想是在代码之内又在代码之外的东西,vhdl,我自己感觉并不像某些同志讲的那样已到了穷途末路了。
发表于 2008-4-8 06:08:34 | 显示全部楼层
Verilog类似C语言,易上手,因此近几年发展很快。学校里Verilog和VHDL都教过,感觉前者更人性化。
发表于 2008-4-9 23:18:28 | 显示全部楼层

好话题

冒视有好多高手啊,嘿嘿,以后多多指点下小弟,谢谢了
发表于 2008-4-11 15:10:27 | 显示全部楼层


原帖由 DENGTINGGAO 于 2007-11-16 19:27 发表
关键是数字电路功底,以及相关的专业知识


顶起,语言只不过是实现你的设计的工具而已
 楼主| 发表于 2008-4-11 17:56:57 | 显示全部楼层
好多人偏离了贴子的意思,在这里并不是讨论哪种语言更好,而是如何更好的根据业界的大趋势进行语言的选择。
如果业界大力支持某种语言,很明显这就是有前途的语言,如果不支持或任其发展,估计多少有点风险。
发表于 2008-4-11 20:03:48 | 显示全部楼层
VHDL比Verilog语法上严谨一些,说不上谁好谁坏,需要哪个,哪个就好
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