数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 1 |主题: 31359|排名: 11

版主: yadog, everhappy, chevroletss, shiyinjita, chinafpga, dlb05061131, guofu2010, acgoal, neoitachi, arthur_wang_orz, tangyutao, wanghl_beijing, HADIST

1 ... 288 289 290 291292293 294 295 ... 896 / 896 页下一页

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[求助] QUARTUS II 9.0 打开pin planner崩溃	梅球王 2017-2-11	54352	佀维 2017-3-13 19:35
[求助] modelsim仿真遇到的问题	ningwei8027 2010-9-11	811227	teachwj 2017-3-13 17:34
[求助] JTAG HOST讨论，有现成IP 的也可直接联系	745579593 2017-3-13	22391	745579593 2017-3-13 16:51
[求助] 求助各位大神，有遇到过FPGA掉电内容丢失的吗？	kekeguda 2017-3-10	13212	asyou 2017-3-13 16:18
[讨论] 关于Altera DDR3配置问题	孔文青 2017-3-13	23114	孔文青 2017-3-13 15:30
[求助] SSRAM乒乓操作	黎释注册 2017-3-13	02208	黎释注册 2017-3-13 15:26
[求助] XILINX DDR3控制器MIG核问题请教	飞翔de蜗牛 2017-3-13	02383	飞翔de蜗牛 2017-3-13 14:35
[求助] 在linux中用vcs跑systemverilog，输入数据量稍微大一点就会报错	perfer6 2017-3-13	01498	perfer6 2017-3-13 11:46
[讨论] 单比特的变量尽量用按位运算还是逻辑运算？ ...2	daneast 2017-3-6	106808	daneast 2017-3-13 10:29
[求助] Liberty NCX	524781735@qq.co 2017-3-9	32731	524781735@qq.co 2017-3-13 09:20
[求助] 求助，DE2—115开发板的电源线能配到吗？	七纷浮沫 2017-3-13	01661	七纷浮沫 2017-3-13 00:00
[求助] xilinx ml605 ddr3 MIG example design 仿真问题求助	zsy5460 2013-6-24	86488	杨义 2017-3-12 14:55
[求助] 有关WinDriver开发PCIe驱动问题？为什么无限产生中断信号？	mariohi 2014-3-13	77808	赵贵权 2017-3-12 09:57
[求助] inout仿真问题	juzhimin 2017-3-9	22638	Bugod 2017-3-12 09:25
[原创] FPGA中memory的应用——多通道共享缓存 ...2 3	lucien_1986 2011-10-30	2822462	zhangbinsniper 2017-3-11 19:46
[讨论] 大家用ISE有调用第三方文本编辑器的吗	nateriver93 2017-2-28	42761	konrad_26 2017-3-11 15:10
[其它] PCI Express Endpoint Master DMA	axpro 2015-12-18	43524	xiyou515 2017-3-11 10:47
[求助] 谁有systemVUE的教程？	karaisan 2016-9-6	13013	andy_yuh 2017-3-11 09:18
[求助] 浮栅晶体管存储	jiang-- 2017-3-4	74733	14425324 2017-3-11 06:00
[求助] 请问上采样在数字电路中怎么实现啊 ...2	tastya 2017-1-5	196063	tastya 2017-3-10 20:35
[求助] 怎么在assignment editor中使用regional clock	谁枫而飘 2017-3-10	01652	谁枫而飘 2017-3-10 20:27
[求助] 求助各位大神，Xilinx Ise怎样添加源文件列表，以及有没有相关的命令行	kekeguda 2017-3-2	22530	kekeguda 2017-3-10 17:19
请教：FPGA静态时序分析与后仿真的区别 ...2	acan375 2009-12-2	1511392	494448264 2017-3-10 16:43
[求助] ISE更换FPGA型号，是否必须一步一步重新配置生成IP核？	lmwzm 2013-6-8	97652	494448264 2017-3-10 16:39
[求助] vivado/SDK 2016.1 hello word 控制台无法打印输出	easybad 2016-6-22	37784	niuniu1022 2017-3-10 11:20
[求助] 沈阳--借用KC705开发板	neufeifatonju 2015-2-23	74156	linlf369 2017-3-10 10:51
[求助] quartus II安装dsp build出错，请问怎么办？	Namco 2015-10-24	23166	creazystone 2017-3-9 23:06
[求助] DDR2 IP核布线问题	neoitachi 2013-6-10	53732	谁枫而飘 2017-3-9 21:59
[求助] 分频时钟怎么分配到全局时钟 ...2	谁枫而飘 2017-3-1	134869	谁枫而飘 2017-3-9 21:28
[求助] FPGA检测不到总线上发的数据	whllieying 2017-3-7	12358	zhangbinsniper 2017-3-9 20:07
[求助] AD7658的ad busy信号正好，输出不对 - [悬赏 30 信元资产]	qq470373513 2016-1-14	73868	野丫头199000 2017-3-9 17:06
[求助] ISE和Vivado的IP核使用问题	Rorschach_Z 2017-3-9	02148	Rorschach_Z 2017-3-9 15:53
[求助] 前辈们，请教一些跨时钟域的问题，谢谢！	qwer20 2017-3-5	22336	745579593 2017-3-9 15:34
[求助] 请教一个verilog问题，麻烦点进来看下，谢谢！ ...2	qwer20 2017-2-16	134217	745579593 2017-3-9 15:09
[讨论] OPENGL中卷积的实现	董小三 2015-11-23	22795	董小三 2017-3-9 14:50

1 ... 288 289 290 291292293 294 295 ... 896 / 896 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 1 |主题: 31359|排名: 11

快速发帖

浏览过的版块

站长推荐 /1