modelsim仿真遇到的问题

ningwei8027 · 发表于 2010-9-11 19:22:58

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哪位大虾指点一下，在modelsim中st0和0，st1和1有什莫区别？
我在仿真的时候case （条件）语句的条件满足就是执行不了相应的程序，而跳到default的分支，条件中有st1信号，不知道是不是这种信号影响的，很怪异的仿真结果。

ningwei8027 · 发表于 2010-9-11 19:47:22

ddddddddddddddddd

gaurson · 发表于 2010-9-11 20:21:00

这个你最好找一本verilog的语法书看看，里面关于verilog信号强度的9个值的定义，我印象中主要是驱动能力的区别。

西湖水 · 发表于 2010-9-13 01:22:42

可以把代码拿出来看看，Verilog语言不同与C语言，不是说你语法没有问题就OK了，可能是根本无法实现的电路。赋值的时候用1或者0就可以了

ningwei8027 · 发表于 2010-10-11 21:29:33

解决了，谢谢各位大虾！

seafriend · 发表于 2010-10-11 22:48:43

回复 1# ningwei8027

同问，不明白

bgy88600 · 发表于 2015-12-26 21:28:32

回复 5# ningwei8027

您好，我也遇到了类似的问题，请问您是怎么解决的？

lihaimanman · 发表于 2016-1-27 17:06:55

想问一下怎么解决的？是不是用代码来处理呢？着急的想知道。。。非常感谢了！

teachwj · 发表于 2017-3-13 17:34:54

回复 5# ningwei8027

请问是什么原因？怎么解决的？可以邮件68238384@qq.com告知吗？这样方便些，谢谢

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