关于Altera DDR3配置问题

孔文青 · 发表于 2017-3-13 12:44:31

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项目中刚接触DDR3，主要实现数据采集功能，数据以一定的频率持续不断进入DDR3做缓存，例如数据进来的速率为50M，DDR3速率为200M，中间为了数据时钟转换，加入fifo做缓存，即数据以50M时钟写入FIFO，200M时钟读出FIFO，虽然写入到DDR的速率明显快，但是fifo还是会满，从而导致数据丢失，分析原因主要是DDR3的local_ready信号在写入数据的时候不是持续保持高电平，而是一个时钟高一个时钟低，有时是一个时钟高多个时钟低，这样就导致数据并不是以200m时钟持续不断写入DDR的，而是断断续续写入，进而fifo写入快读出慢，会满，以至于数据丢失。出现这样的问题是ddr IP核设置的原因吗？？我要怎样解决才好那？？求各位大神帮助

神奇的海螺 · 发表于 2017-3-13 12:59:57

有个突发长度信号：avl_size。把一次突发在IP配置那调大些传输效率就上去了

孔文青 · 发表于 2017-3-13 15:30:56

回复 2# 神奇的海螺

现在的程序avl_size为1，我的数据位宽为256位的，将这个设置为多少比较合适呐？如果改了这个，其他还有一个叫addr_value（用来控制每次读写地址的增加量）这个参数还要相应的改变吗？谢谢～

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