XILINX DDR3控制器MIG核问题请教

飞翔de蜗牛

最近在弄DDR的操作，遇到点问题，请大牛们指导一下。情况是这样的，我使用MIG核来控制内存条上的DDR3（颗粒类型是MT8KTF51264HZ-1G6）：
   1、控制器的操作总线是AXI总线
   2、DDR速度设置为533.33MHZ，由系统200MHZ时钟倍频来的，AXI总线时钟为533.33/2
   3、自己写的AXI控制模块控制MIG核

以533.33MHZ时钟工作时，读写的数据都是正确的，当我把时钟提高到667MHZ或800MHZ时，读写的数据会有错误发生。个人认为应该是需要时序约束，但是没有接触过这一块，弄过的大牛们有什么见解？约束的话除了约束DDR的差分时钟还需要约束什么东西吗？