xilinx ml605 ddr3 MIG example design 仿真问题求助

zsy5460 · 发表于 2013-6-24 10:26:41

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我用Ise 13.3 mig 3.9  根据xtp047的步骤生成了IP ,debug signal control 选择 on .添加了example design中的rtl文件夹里的文件全部，和sim文件夹里的全部，然后用modelsim仿真，显示找不到头文件,然后我更改路径到sim文件夹，之后编译ddr3_model.v文件出错，错误如下：
  error (vlog-2902)  ddr3_model parameters.vh(557):A 'define was found on the same line  as a  systemverilog 'ifdef  'ifndef  'elsif or 'else.
error (vlog-2902)  ddr3_model parameters.vh(785):A 'define was found on the same line  as a  systemverilog 'ifdef  'ifndef  'elsif or 'else.
求高手指导仿真sim.do的具体步骤，要详细，小妹我没有仿真波形根本看不懂程序。求大侠帮助，急~！我现在没有开发板，只能modelsim仿真例程。如果在高手指导下完成sim.do 仿真，

shiyinjita · 发表于 2013-6-25 07:46:03

不需要用sim。do，直接仿真也可以的，

taku2006 · 发表于 2013-11-6 16:45:04

你的问题不是sim.do的问题，是modelsim版本的问题。在modelsim10.1b以及之前的版本，这个error只是个warning，在modelsim10.1c开始新增了这个error。你可以换个modelsim版本或者学习怎么写sim.do。关于写sim.do其实ise生成ddr ipcore的时候有个示例的sim.do，在上面改就好了

iyaowu · 发表于 2014-2-17 15:07:10

A workaround for this error is to tell the simulator that the error message can be ignored with the command:
"-suppress 2902"

example:

vlog +acc -work work -suppress 2902 +define+SIMULATION +define+GLBL +define+GEN2_CAP \
+define+USE_DDR3_FIFO -f pcie.f -f dma.f \
-f axis_vf.f -f mig.f -f ddr3.f -f xgemac.f -f xphy_10gbaser.f \
-f dut.f -f tb.f

http://forums.xilinx.com/t5/MIG-Memory-Interface-Generator/About-DDR2-simulate-model/td-p/366979