在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
12
返回列表 发新帖
楼主: acan375

请教:FPGA静态时序分析与后仿真的区别

[复制链接]
发表于 2009-12-31 11:01:49 | 显示全部楼层
有些很特殊的异步逻辑还是要后仿的
不过一点点而已。
全同步的话 STA过了就可以了。
发表于 2010-1-5 11:08:54 | 显示全部楼层
顶!STA非常重要,很多初学者都不怎么会!
 楼主| 发表于 2010-3-6 18:58:25 | 显示全部楼层
谢谢大家,学习了。
发表于 2017-3-3 08:21:49 | 显示全部楼层
The STA is static since the analysis of the design is carried out statically and
does not depend upon the data values being applied at the input pins. This
is in contrast to simulation based timing analysis where a stimulus is applied
on input signals, resulting behavior is observed and verified, then
time is advanced with new input stimulus applied, and the new behavior
is observed and verified and so on.
发表于 2017-3-9 15:38:13 | 显示全部楼层
sta是时序和功能没关系,后仿是仿真,拿带着器件延时参数的真实量 做仿真,看功能。
发表于 2017-3-10 16:43:34 | 显示全部楼层
个人感觉后仿还是必要的,因为静态时序分析是针对同步时序的,答到时序收敛就可以,但是不能覆盖到异步时序,一般设计里面都会有异步的时序,感觉还是跑一下后仿安全。
还有个人感觉ISE的内嵌仿真工具真的一般,还是modelsim好用一些。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-23 07:44 , Processed in 0.017023 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表