在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜帖子
[原创] 新书《深入理解Altera FPGA 应用设计》出版倒计时  ...23456 coyoo 2013-12-24 5525875 hero10844 2017-1-23 08:53
[求助] DDR3读数据速度过低 tcswyy999 2015-6-15 65010 daneast 2017-1-22 16:06
[求助] altera的时钟原语 谁枫而飘 2017-1-19 33573 谁枫而飘 2017-1-21 22:29
[求助] IUS9.2 在ubuntu11.04 下安装不成功  ...2 hqhjj 2011-6-28 115841 schsu1 2017-1-21 00:08
[讨论] 既然FPGA在信号定义时可以赋初值,那为何设计中还需要复位信号?  ...2 笑陵韵 2016-11-21 165795 rainwerstone 2017-1-20 16:21
[求助] verilog的一维数组赋值问题请教各方豪杰 xy131368 2017-1-6 73577 xy131368 2017-1-20 15:44
[求助] Scaler verilog 明天,你好1 2016-12-27 12683 dogbear2245 2017-1-20 13:29
[求助] 求助USB OTG的代码 aiqiongqiong 2017-1-17 12215 likecoffee_abc 2017-1-20 11:11
[求助] 求推荐 FPGA 画时序图的软件 rainwerstone 2017-1-11 43011 fkrhenryolanga 2017-1-20 03:14
[求助] gtx,118和115的参考0和参考时钟1都接了,那么117和116还用接嘛?型号是k7—325t mr.jerk 2017-1-17 43321 fkrhenryolanga 2017-1-20 03:08
[求助] vivado下找不到SPI的IP核 挂在天边的鱼 2017-1-19 02382 挂在天边的鱼 2017-1-19 22:21
[求助] 请教FPGA用SRIO通信时Doorbell发送和响应检测的问题  ...23 212dahai 2014-10-25 2312241 fwfjndx 2017-1-19 15:03
[求助] SDK Error: Could not find frame base for " < Function Name > " li869725671 2017-1-18 01665 li869725671 2017-1-18 20:31
[求助] 混频 duan1234 2017-1-18 02489 duan1234 2017-1-18 17:15
[求助] JTAG烧写速率问题 无所谓 2017-1-18 02996 无所谓 2017-1-18 15:02
[求助] emmc与ufs在原理上的区别是什么?它们的command queue有何不同吗? digital_ic_d 2017-1-18 02126 digital_ic_d 2017-1-18 09:46
[求助] 高速ad中JESD204B接口 电子悟空 2016-8-24 23509 320070921971 2017-1-17 23:33
[求助] Vivado2013.3在linux 64位系统下安装 tangxij 2014-2-18 23717 frank_chen203 2017-1-17 16:35
[求助] FPGA程序固化问题,急,急 无所谓 2017-1-17 75260 zhqhzj 2017-1-17 15:21
[讨论] 条件判断语句能否这样嵌套使用 daneast 2017-1-14 32297 Timme 2017-1-16 21:06
[求助] 一个奇怪的问题请教  ...2 zpsky 2016-12-19 114860 xiaogou1233 2017-1-16 16:48
[求助] 如何实现多输入单输出端口功能 sheerlala 2017-1-11 62740 飘渺仙 2017-1-16 13:53
[原创] 请教各位大神,xilinx FPGA DCM复位问题? 320070921971 2017-1-16 02320 320070921971 2017-1-16 12:47
[求助] FPGA对USB的读写问题 djqlyy 2017-1-16 01486 djqlyy 2017-1-16 11:09
[求助] testbench和RTL之间的时序问题 dyytx 2017-1-13 22184 haimo 2017-1-16 10:54
[求助] verilog 怎么把字符串 一个字符一个字符发送 ok407371195 2017-1-10 82523 QQben 2017-1-16 10:47
[讨论] 为什么要用状态机,或者说什么情况下非用状态机不可!  ...2 rainwerstone 2017-1-11 126144 rainwerstone 2017-1-16 10:31
[求助] 关于FPGA逻辑电路所需要的时钟周期数的计算 feiyangbaxia 2017-1-11 73430 越远 2017-1-16 09:25
[求助] DMA传输中所遇到的问题 anytao 2017-1-9 22528 ahua089403 2017-1-15 23:08
[求助] verilog 写的串口 在一个状态机里面,有一个寄存器无法执行赋值语句  ...2 ok407371195 2017-1-3 154535 ahua089403 2017-1-15 22:44
[求助] [求助]状态机跳转错误! amabag 2017-1-15 02507 amabag 2017-1-15 21:08
[原创] ubuntu 14.04 64位系统 安装IUS9.20 (32位软件)的问题和解决,已成功安装 wide_road 2016-3-16 13166 schsu1 2017-1-15 16:17
[求助] 如何用verilog hdl实现求数组的第k大 sheerlala 2016-12-26 63227 kuang123678 2017-1-15 14:51
[求助] XILINX FPGA复位 黎释注册 2016-12-19 83298 youyou_hua 2017-1-14 22:59
[求助] srio的收发接反了,可以反用嘛  ...2 mr.jerk 2017-1-10 114954 youyou_hua 2017-1-14 22:46
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /3 下一条


手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-9-9 02:09 , Processed in 0.038016 second(s), 4 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块