关于FPGA的普通IO时钟抖动问题

zhangwe · 发表于 2017-3-15 00:27:33

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如果将FPGA的普通I/O引脚作为16bit,1Ms/S的ADC采样时钟驱动管脚，会不会出现问题，由于抖动的影响，（FPGA的普通I/O输出时钟信号比石英晶体振荡器的抖动大吗？0.3ns？？？

harry_hust · 发表于 2017-3-15 14:35:25

看频率吧，你1M的时钟很慢了，一个cycle 1000ns，时钟抖动可以忽略了

高频的就不行了。

dogbear2245 · 发表于 2017-3-15 14:43:09

你这情况，没有问题

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