如何使用50MHZ FPGA本身的时钟产生一个 3MHZ 的分时钟

bjzhaoxh77 · 发表于 2011-2-10 16:48:39

可以使用FPGA中的PLL产生精确的时钟。

leona1527 · 发表于 2011-2-10 17:15:05

顶学习了

liujialiujia200 · 发表于 2011-2-27 20:25:52

得不到占空比 50%的做法其实很简单 : 思路就是从50个脉冲中抽取47个就OK拉。。。。

ljz635431337 · 发表于 2017-3-15 14:49:52

给赞一个

zhangbinsniper · 发表于 2017-3-15 22:19:39

如果你的CPLD里没有PLL志愿，你只能逻辑分频实现这样肯定会有相位差

wangming169 · 发表于 2017-3-16 11:05:10

非常谢谢！

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