DFF D触发器原理同步时序设计 RTL

wangcaibaobao9 · 发表于 2017-1-11 09:37:28

学习了

xiaogou1233 · 发表于 2017-1-16 17:11:23

要看输入与clk上升沿的关系，如果是同步的（@posedge clk data赋值），这种情况下data肯定是在clk上升沿之后，所以data肯定是在下个上升沿有效的（或者说下一个clk上升沿才能采到数据）；如果是异步的（data和clk上升沿碰巧碰在了一起），data在这个上升沿还是下一个上升沿被采到要看具体仿真器。不过从setup /hold 来说的话最好还是不要在时钟上升沿做数据的变化。

花涛 · 发表于 2017-1-17 19:06:26

这个数据不能在时钟的上升沿跳转，要满足steup

14425324 · 发表于 2017-3-15 09:09:16

这个结果是偶然，如果换一种写法或者换一个EDA，结果可能会变

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