请教一个verilog问题，麻烦点进来看下，谢谢！

sme-ic

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   所以是RF[21]吗
qwer20 发表于 2017-2-16 21:18

                               
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是的。。。。

vigorkylin

测试了一下：
module test(
    input [3:0] sel,
    input [15:0] data_in,
    output data_out
    );
    assign data_out = data_in[sel];
endmodule

综合结果：

eggcar

回复 9# qwer20


    不熟悉教材，夏老师那本书太老了，是verilog95的语法，建议直接学verilog2001，表达能力有很大提升

745579593

RF是个什么 ，怎么定义的，有深度的reg型？。verilog是可以这么写的。