在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
[讨论] ISE不支持 define宏定义方法 attach_img 小华子 2017-3-17 02072 小华子 2017-3-17 08:40
[求助] ISE调用modelsim进行时序仿真 attach_img 风起云涌66 2017-3-16 12065 huster 2017-3-16 17:07
悬赏 [求助] (全部信元求助)Vivado 抽风,有时候无法编译interface,官方也没有解决 - [已解决] wmy367 2017-3-15 63583 wmy367 2017-3-16 16:42
[求助] 求助,modelsim时序仿真无波形 attach_img  ...2 z147028571 2015-8-27 104662 风起云涌66 2017-3-16 15:42
[求助] 求助GTX相关例程 shabbylife 2017-3-14 21999 风起云涌66 2017-3-16 15:21
[求助] 如何使用50MHZ FPGA本身的时钟产生一个 3MHZ 的分时钟  ...2 csba5201989 2011-1-28 159496 wangming169 2017-3-16 11:05
[原创] MIPI command mode atlandis 2013-7-30 22710 hsboyfxj 2017-3-16 10:18
[求助] PCB原理图从何入手? 口口JM 2017-3-6 22181 口口JM 2017-3-16 09:02
[求助] 如何选择合适的pad类型 supermustang 2012-8-30 66356 生为鸿妍 2017-3-15 16:13
[求助] 关于quartus新建DDR2的IP核问题。。。 attach_img tianjiacai2009 2017-3-3 92672 asyou 2017-3-15 16:05
[求助] 异步fifo actual write depth那些事儿。。。 最后的和弦 2013-3-27 44460 uestc_zyd 2017-3-15 15:30
[求助] 关于FPGA的普通IO时钟抖动问题 zhangwe 2017-3-15 23167 dogbear2245 2017-3-15 14:43
[原创] xilinx下载电缆的头因为插拔头和排线容易坏! canoeeda 2017-3-14 22028 harry_hust 2017-3-15 14:37
[求助] 小白求助:在IC前端设计中通过增加逻辑来减少寄存器的使用数量,是否必要,有何优劣? digital_ic_d 2017-3-6 11650 harry_hust 2017-3-15 14:27
[讨论] 三种条件判断方法"a?b:c", if , case综合出来居然一样? attach_img steeven_lee 2017-3-11 63819 harry_hust 2017-3-15 14:00
[原创] DFF D触发器原理 同步时序设计 RTL attach_img  ...2 ao.xang 2015-5-13 1316257 14425324 2017-3-15 09:09
[求助] [求助]异步数据位宽转换问题 xiaogou1233 2017-2-18 22231 菜鸟要飞 2017-3-15 08:44
[求助] 时序约束为什么不起作用? attach_img djqlyy 2017-2-15 11881 14425324 2017-3-15 08:20
[求助] 求教各位大神,如何实现数据位宽转换啊。。。  ...2 冰山独株 2014-11-21 138844 14425324 2017-3-15 08:15
[求助] 数字系统最高工作频率(maximum clock frequency) hlr1993 2017-2-28 55022 14425324 2017-3-15 07:54
[原创] 同步时序or异步时序 hlr1993 2017-3-2 12144 14425324 2017-3-15 07:49
[求助] CRC解码如何做? ppolw 2017-3-3 33716 14425324 2017-3-15 07:24
[讨论] reg和wire的最大位宽能定义多少?  ...234 daneast 2017-1-5 3412903 14425324 2017-3-15 07:19
[求助] 异步fifo里面连续写入4个数据,如何判断里面是否有4个写位置? 诠释幸福 2017-3-13 32429 14425324 2017-3-15 07:15
[调查] HDL designer guolehaohao 2017-3-14 23188 Timme 2017-3-14 22:59
[求助] altera C4器件能否实现双向LVDS端口? yangwenguan 2017-3-14 12056 zhangbinsniper 2017-3-14 20:52
[求助] round robin 的 systemverilog 代码 user123random 2017-3-14 01734 user123random 2017-3-14 19:00
[求助] 悬赏:算法封装到FPGA里面 Jame_Wang 2017-3-13 11822 steeven_lee 2017-3-13 22:07
[求助] Xilinx ISE 在MAP的时候总在PLace的时候报错 时钟引脚分配的问题 Djerly 2012-7-2 88953 姚圈圈 2017-3-13 21:17
[讨论] 讨论:A公司和X公司的FPGA的编译适配效率谁更高? canoeeda 2017-3-13 01672 canoeeda 2017-3-13 20:33
[求助] QUARTUS II 9.0 打开pin planner崩溃 梅球王 2017-2-11 54069 佀维 2017-3-13 19:35
[求助] modelsim仿真遇到的问题 ningwei8027 2010-9-11 810902 teachwj 2017-3-13 17:34
[求助] JTAG HOST讨论,有现成IP 的也可直接联系 745579593 2017-3-13 22078 745579593 2017-3-13 16:51
[求助] 求助各位大神,有遇到过FPGA掉电内容丢失的吗? kekeguda 2017-3-10 12807 asyou 2017-3-13 16:18
[讨论] 关于Altera DDR3配置问题 孔文青 2017-3-13 22757 孔文青 2017-3-13 15:30
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

X

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-7-5 01:29 , Processed in 0.061571 second(s), 9 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块