verilog中这段代码为什么不可综合？

1261015620 · 发表于 2017-5-8 09:31:54

回复 9# masaka_xlw

请问那应该叫做什么呢？

masaka_xlw · 发表于 2017-5-9 01:40:46

回复 11# 1261015620

Software Coder... 当然，“assign” 被中文翻译成“赋值”，谭浩强的感脚

745579593 · 发表于 2017-5-9 11:58:39

你想让 tool怎么综合~ mux 后边出两条线？ ~~~写之前想想写出来的东西 tool能看懂吗~

745579593 · 发表于 2017-5-9 12:25:42

因为没有时钟，所以tool没法给你补个latch；组合逻辑还少了 else，可能综合吗？

[求助] verilog中这段代码为什么不可综合？