verilog中这段代码为什么不可综合？

ok407371195 · 发表于 2017-4-24 20:40:46

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x

always @(A or B)    case (A)
      1'b0: F = B;
      1'b1: G = B;
endcase

为什么是不能综合或与预先设想的不一致呢？

难道要这样写？
always @(A or B)
if(!A)
   F = B;
  else
   G = B;

杰克淡定 · 发表于 2017-4-24 21:11:22

很明显，两种写法都是错的，A=0时没有给G赋值，A=1时没有给F赋值，生成了latch。
always @(A or B)
if(!A) begin
   F = B;
   G = ?
end
  else begin
F = ?
G = B;
  end
第一种写法使用CASE时，也犯了同样的错误。如果你的代码风格是同一个always里只给一个变量赋值，你就很容易发现这个错误了。