verilog中这段代码为什么不可综合？

ok407371195 · 发表于 2017-4-24 20:40:46

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x

always @(A or B)    case (A)
      1'b0: F = B;
      1'b1: G = B;
endcase

为什么是不能综合或与预先设想的不一致呢？

难道要这样写？
always @(A or B)
if(!A)
   F = B;
  else
   G = B;

杰克淡定 · 发表于 2017-4-24 21:11:22

很明显，两种写法都是错的，A=0时没有给G赋值，A=1时没有给F赋值，生成了latch。
always @(A or B)
if(!A) begin
   F = B;
   G = ?
end
  else begin
F = ?
G = B;
  end
第一种写法使用CASE时，也犯了同样的错误。如果你的代码风格是同一个always里只给一个变量赋值，你就很容易发现这个错误了。

教父 · 发表于 2017-4-25 10:17:54

2楼很正确

ati1tw · 发表于 2017-4-25 17:15:02

2樓正解
加個clock 就可以了

河源皮 · 发表于 2017-4-26 15:03:45

2楼怎么对了？综合出latch不算可综合吗？

杰克淡定 · 发表于 2017-4-26 17:28:49

回复 5# 河源皮

我有说过latch是不可综合的吗？看清楚楼主下面的疑问“与预先设想的不一致”。如果楼主的本意就是为了综合得到latch，他就不会在这里问大家了。

LegendNing · 发表于 2017-4-26 21:15:03

是的，要符合相应的Verilog语法和对应的逻辑思维流程才可以的！！

河源皮 · 发表于 2017-4-27 13:47:58

回复 6# 杰克淡定

你是对的。也许楼主只是想搞个组合逻辑出来，我想多啦

masaka_xlw · 发表于 2017-4-29 01:59:09

兄弟们，如果把 = 或者 <= 叫“赋值”，可以转行了

14425324 · 发表于 2017-5-7 04:46:13

写法错了

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