关于用Verilog写一个UART模块的问题

jinpukun · 发表于 2014-6-28 18:26:42

回复 10# layueliuhuo

谢谢

jinpukun · 发表于 2014-6-28 19:44:44

回复 10# layueliuhuo

我现在实验了数据输出的功能，但是对于rxd上的串行数据的接受还有点问题，我在仿真波形下由rxd接收的数据经过shift reg和fifo后去到databus_out
但databus[7:0]波形一直是不定态。。。。

hfut_shixuebao · 发表于 2014-6-28 20:26:04

膜拜，学习~

ricvadim · 发表于 2014-7-4 02:14:08

Ok, very good.

robin0338 · 发表于 2015-11-27 13:28:06

baudrate 要產生一個週期性的頻率去取資料，我想這個部分你可能需要研究一下。

expoed · 发表于 2017-5-10 16:15:17

下载开源核看看

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