数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 2 |主题: 31363|排名: 7

版主: yadog, everhappy, chevroletss, shiyinjita, chinafpga, dlb05061131, guofu2010, acgoal, neoitachi, arthur_wang_orz, tangyutao, wanghl_beijing, HADIST

1 ... 240 241 242 243244245 246 247 ... 897 / 897 页下一页

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[其它] xilinx sata主机控制器的设计过程	axpro 2018-4-8	23446	ikanbilis 2018-4-15 09:01
[求助] win10系统安装vivado那个版本，兼容性好？	qq570327113 2018-4-14	14009	文锋若风 2018-4-15 00:03
[求助] DC 综合后的门级网表为什么通不过仿真 ...2 3	孤月飞星 2012-4-10	2614090	shishenren 2018-4-13 22:51
何为技术型复合人才 ...2	fanyan861110 2013-5-28	108769	shishenren 2018-4-13 22:48
[求助] ddr2读数据问题	谁枫而飘 2018-4-13	12186	谁枫而飘 2018-4-13 16:31
[转帖]学习、积累、交流-IC设计高手的成长之路 ...2 3	一声叹息 2004-10-25	2310550	guoxiliang 2018-4-13 15:54
[求助] vivado综合时报错，望大神指点	yariyari 2018-4-8	32932	yariyari 2018-4-13 10:44
[求助] Verilog实现关于24位输出的并串转换输出，附代码以及modelsim的仿真图。	willwillwill 2010-1-11	23269	ikanbilis 2018-4-13 00:01
sd card verilog model	bjzhaoxh77 2009-4-22	47200	sayangcinta 2018-4-12 23:38
[求助] 求助，想不起来是哪本书了	scutwengxinqian 2018-4-12	12209	luyeallen 2018-4-12 15:55
[求助] 板间互连技术	lvfeihi 2018-3-28	63886	shsoc 2018-4-12 15:06
[求助] zynq系列SOC的PL模块的DSP48E1可以实现除和幂运算吗?	daneast 2018-4-12	12038	shsoc 2018-4-12 14:57
[求助] Warning: Clock multiplexers are found and protected	我还是不懂 2010-12-4	613174	ydj863 2018-4-12 11:50
[求助] 并行PRBS15 求助	hello_1999 2018-4-11	24301	ID2007 2018-4-12 11:26
[求助] DC约束时钟约束问题2 ...2	dly541 2018-3-23	136073	sdlyyuxi 2018-4-12 10:02
[其它] 收集的一点点资料	daizi0703 2018-4-12	02812	daizi0703 2018-4-12 08:26
[求助] 基础问题，锁存器能异步复位吗？	sodapool 2018-4-10	22291	sdwr123 2018-4-11 10:33
[原创] 用Vivado Block Design搭积木 ...2	steeven_lee 2017-3-5	1119038	maxim0720 2018-4-10 12:30
[求助] 求大神帮忙插一下扫描链	zhaoyuanda 2018-4-1	32280	daviehj 2018-4-10 08:51
[讨论] x64的modelsim不能调用debussy的PLI嘛？	stillforp 2018-1-22	33208	chingyy000 2018-4-10 00:25
[求助] 一个奇怪的信号重定义问题	a52581120 2012-3-5	33382	随风逝火 2018-4-9 20:26
[求助] systemVerilog中interface参数使用的问题	wangjun403 2018-4-7	34162	gaurson 2018-4-9 17:23
[求助] 数字IC设计中的流程问题	dly541 2018-4-8	12310	hyperpicc 2018-4-9 10:50
[求助] FPGA对DDRSDRAM的管脚分配问题	mingtian2010 2012-3-27	67521	lionard 2018-4-9 06:04
[求助] Xilinx GTX问题，求帮忙 ...2	a1221 2012-11-21	1411926	lionard 2018-4-9 06:01
[求助] SOC Design & Verification Engineer职位是做什么的？	longxigen 2013-9-29	34318	iNostory 2018-4-8 10:43
[求助] 基于winbon.5的com基准电压源	红色舞蹈鞋 2018-4-7	01799	红色舞蹈鞋 2018-4-7 14:49
[求助] 求助iserdes 仿真	watertree 2018-4-6	02675	watertree 2018-4-6 15:51
关于costas环的疑问	靳凝345 2009-5-11	84979	glace12123 2018-4-4 21:15
AVM3.0出来了	freelion 2007-5-20	23081	iNostory 2018-4-4 16:16
[求助] Vivado能综合SystemVerilog吗？	linghuqiubai 2016-4-8	514676	iNostory 2018-4-4 15:35
[原创] 会FPGA但不会ARM的人去学Zynq是否难学会？请了解的同仁们说说看。	jingxinxiude 2017-12-2	33569	iNostory 2018-4-3 21:29
[求助] 求助DFT阶段插入occ后断链问题急急急	嗦螺蜜 2015-4-23	14213	丶尘爷 2018-4-3 14:54
[求助] FPGA怎么写bar0中的寄存器	谁枫而飘 2018-3-28	84769	谁枫而飘 2018-4-3 13:02
[讨论] 关于verilog coding style对逻辑综合结果的影响之讨论及如何更好地写verilog ...2 3	winever 2014-3-7	2112682	无声告白 2018-4-2 20:27

1 ... 240 241 242 243244245 246 247 ... 897 / 897 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 2 |主题: 31363|排名: 7

快速发帖

浏览过的版块

站长推荐 /1