用Vivado Block Design搭积木

steeven_lee

IP Integrator 下面的的Block Design是个比较有趣的东西，如果配合ZYQN的ARM开发，必须用它先拖拽出ZYNQ核，再配置，然后生成代码和封装代码。封装代码可以作为FPGA入口，就是完全的图形化FPGA搭积木。

当然IP Integrator做的Block Design也能封装成IP, 作为积木给别的积木来作为一个功能块调用

积木设计中可以添加端口，添加IP, 添加RTL中的Module, 这样就可以做各种功能，内置IP有很多，没有的可以自己写几个Module添加进来，简单容易看懂，感觉做高层设计可以用它逐步细化（完全猜想）。

另外可以自己定义Interface Port, 这样AXI、HDMI这样的协议总线就可以折叠起来，看着很清爽。

下图是我找的UART IP, verilog写的，通过下图做些简单拖拽生成的设计：
1. 把uart环起来
2. 输入是通过常量(Const) IP生成的常数, 和key2, key3 连接，通过Concat IP, 作为uart tx的数据
3. 自己写的MyFlashLed, MyKeyLed生成闪烁的灯和响应按键的灯
4 Not逻辑没有，key缺省为1, 所以自己写了一个MyNot取反
5. Counter IP和Slice IP用来计数，从数据中截取其中几位。
这个Block Design这么简单，觉得柯一祥scrach一样教小朋友编程。欢迎有兴趣的讨论、分享一下怎样更好利用IP Integrator

steeven_lee

调试上， 可以在Synthesis/Schematic设计器中打开Schematic, 然后在图中标记需要调试的信号，打开Debug窗口，运行向导就可以。Program到设备上以后一样能看到硬件抓到的波形。 所以和普通verilog设计没什么区别，更直观~

steeven_lee

Block Design中如果提供简单逻辑和Debug标记更好。

另外发现0维数组不能自动变成向量，在debug view中看在不同组中，有点怪异。。。

tianbin_g

非常不错的分享，大大的赞一个

ibubapa

回复 1# steeven_lee


     thanks for sharing

殷工

不错的东西

sam_h1973

回复 3# steeven_lee


  有兴趣学习这个block design，可否把工程文件打包下载研究入门一下，谢谢！！

cintasayang

回复 5# ibubapa


    thanks for sharing

cattutu

重要的是你要有ip。 本来block design就是连ip的 没有ip 光靠vivado自带的免费ip 基本干不了啥

mile1228

怎样才能看到呢