EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子）› 数字IC设计【ASIC|IC前端|FPGA】› 数字IC设计讨论(IC前端|FPGA|ASIC)

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 1 |主题: 31160|排名: 5

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 ... 243 244 245 246247248 249 250 ... 891 / 891 页下一页

返回发新帖

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


DC安装磨难记 ...2 3 4 5	gdfhdfh 2008-8-23	4930104	azkandf 2018-1-2 15:12
[求助] HDL designer能不能加chipscope	luckylkun 2012-11-15	73567	doctor1988 2018-1-2 02:17
[原创] Xilinx SDSoC的License	fpga2018 2017-12-30	02963	fpga2018 2017-12-30 03:48
[求助] SRAM深度和宽度支持奇数么？	qingzg 2017-12-29	13256	yujuntao 2017-12-29 17:13
[求助] 边沿触发模块中是否可以到阻塞赋值	550503091 2017-12-29	33113	sdlyyuxi 2017-12-29 16:27
[求助] fpga论坛问一个matlab信号处理的问题会不会有人打我	qiurijian 2017-12-29	11940	YYFFLLMMNN 2017-12-29 13:56
[求助] 【求助】debussy编译vivado的ip核报错Actual for formal wea is not a signal	zhanyue1 2017-12-29	02603	zhanyue1 2017-12-29 10:50
[求助] zynq调试时出现Error opening JTAG UART @ localhost:-1	qq570327113 2017-10-18	58047	wangjun403 2017-12-28 21:53
[求助] DC 综合时候是否会对verilog中指定的cell进行优化替换	relyrenkai 2017-12-28	34987	sdlyyuxi 2017-12-28 18:29
[求助] 8b10b 算法求解	dyytx 2017-12-28	12622	dyytx 2017-12-28 17:23
[讨论] synplify如何保持reg名字不变	河源皮 2017-12-28	22997	vitohong 2017-12-28 16:40
[求助] 基础好不好，一个问题就够了，关于数字信号处理。	qiurijian 2017-12-23	22324	fascinate_lyd98 2017-12-28 15:20
[讨论] book for RTL designers	rocking_vlsi 2017-12-21	23051	风中飞 2017-12-28 15:02
[求助] FPGA内部的LUT-FF pairs是怎么计算的	hxy110 2017-12-27	35169	gaurson 2017-12-28 14:25
[求助] tcl script中能追踪查看定义的变量么	wangyangcha 2017-12-27	02176	wangyangcha 2017-12-27 11:14
[求助] LINUX下安装IC5141，但Verilog-XL不能用	61angel 2013-7-2	53630	rcliu1975 2017-12-27 09:34
[求助] 请问FPGA的LVCMOS33接口最快速率能跑多快？	fimwest 2017-12-26	02822	fimwest 2017-12-26 11:54
[求助] 请问如何设置IUS8.2 的字体大小	globaltrotter 2010-9-15	43553	tezhi 2017-12-26 11:49
[求助] 仿真看到高阻态，比较奇怪[已解决]	sdlyyuxi 2017-12-26	44739	sdlyyuxi 2017-12-26 10:50
[求助] 想用单个存储管模拟整个存储单元进行仿真验证，	swhisper1314 2017-12-26	01993	swhisper1314 2017-12-26 10:43
[求助] cache模块的设计方案	sunweipro 2017-12-25	12738	gdsgdj 2017-12-26 10:23
[求助] 请各位帮忙看看这道时序分析题	eda—wdy 2016-9-10	84351	yujuntao 2017-12-26 10:07
[求助] 用matlab画图与论文之间的关系。	qiurijian 2017-12-25	02217	qiurijian 2017-12-25 22:07
[求助] V7 FPGA与C6678之间SRIO通信	cecileraccoon 2017-8-14	23653	labfay 2017-12-25 15:43
[求助] vcs仿真bug	mj158428 2017-12-25	02306	mj158428 2017-12-25 13:46
[求助] 求指导，verilog语言	jiannanc 2017-7-4	82911	江山无限辉 2017-12-25 12:28
[原创] modelsim仿真波形求解	52927605@qq.com 2017-12-23	32349	tezhong 2017-12-23 17:05
[求助] 我想改文件名可怎么办？ ...2	qiurijian 2017-12-14	1117133	qiurijian 2017-12-23 16:27
[求助] 关于zynq7045开发板的DDR3问题	昶橙子 2017-12-22	03057	昶橙子 2017-12-22 22:20
[求助] 【求助】异步FIFO进行数据时钟域切换时，时序错误，请大神帮忙看下 ...2	coling 2017-12-15	105524	coling 2017-12-22 22:14
[求助] 关于microblaze设置自定义寄存器的读写问题	昶橙子 2017-11-30	53824	昶橙子 2017-12-22 21:53
[求助] FPGA实现UDP/IP协议 ...2 3 4 5 6	yanqiang231 2012-9-6	5330089	stream303 2017-12-22 17:23
[求助] 谁能提供一个简单的图像追踪代码吗？	谁枫而飘 2017-12-2	22191	ever4ever 2017-12-22 16:51
[求助] 请问后防有violation，波形上会出现什么情况	wangyangcha 2017-12-21	32854	ever4ever 2017-12-22 16:50
[求助] 求助DDR3 SDRAM的详细手册	yypeng 2017-12-7	42581	azkandf 2017-12-22 16:22

1 ... 243 244 245 246247248 249 250 ... 891 / 891 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 1 |主题: 31160|排名: 5

快速发帖

站长推荐 /1