formality时，impl端（DC网表）出现CutNet，verify失败，怎么解决？

sarther

求助各位大神，现在RTL与DC网表formality，在match时，impl端出现CutNet，verify failed，追查原因报CutNet的那些点都是 undriven，过程与节点细节如下：
1.  match之前：Warning：0 (2879) undriven nets found in reference (implementation) design; see formality.log for list (FM-399)
2. match后，
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Unmatched Objects                                                        REF        IMPL
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Cut-points (Cut)                                                          0        1013

3. verify失败，debug，其中一节点 logic cone view：

impl端CutNet

set synopsys_setup_auto true; SVF文件也读入了
各位大神，在网表中unmatched点信号追查过是没有断开的，网表中出现这种问题的原因是什么，如何解决呢？

sdlyyuxi

回复 1# sarther


    是有combinational loop吗？可以先看看RTL分析一下