DC约束时钟约束问题2

dly541

这是从RTL代码中提取的设计，CLKA经过计数分频为CLKB与CLKC，然后这三个时钟经过mux选择产生一个时钟，给到模块module_x中使用
问题1:用DC进行综合时，只create_clock建立CLKA，没有create_generated_clock生成CLKB和CLKC，这样可以吗？有什么问题。因为我check_timing的时候所有的路径都已经约束，就没有管CLKB和CLKC。
问题2：我在做DC的时候，前端设计和验证的人员是不是应该给我一个时钟描述的文档才好，要不然只能是自己看RTL代码去找这些需要约束的位置。综合人员与设计人员的交接面（接口）应该是怎样的？

sdlyyuxi

讲道理，经过计数器分频的时钟也要定义吧，否则clkb和clkc能穿过去吗？我也不确定，可以在你说的mux上设个合理的case，看看时钟能不能传过来。

dly541

回复 2# sdlyyuxi


   时钟是穿不过去，但是我查看经过Reg_x的寄存器的路径都是在CLKA时钟域

sdlyyuxi

回复 3# dly541


    那时钟切换到B或者C工作时，如何保证clock skew是不会引起时序违例；
    个人觉得generated clock还是要定义，那么工具会自动检查不同的时钟propagating的情况的，相对比较安全吧

dly541

回复 4# sdlyyuxi


      感觉您说的对，我还有个问题，问题中这个时钟操作是在代码里边的，设计人员（写RTL）没有跟我说对时钟有这个操作，我在写脚本的时候是一直check_timimg当发现所有的路径都被约束了，就没管了。如果以后遇到这样的情况，是不是设计人员要给做综合的人更详细的描述时钟相关内容，因为我老觉得如果综合人员还要一行一行的去看代码，去找相关的需要约束的位置，不太现实；另外做ASIC设计的时候时钟结构是不是应该用一个专门的模块来写，这样综合的时候看清楚这个模块就可以很清楚的找到要约束的位置。     我们的团队都是学生，老师也不太清楚这些流程中的细节。感谢您的回复！

sdlyyuxi

回复 5# dly541


    是的，用到哪些时钟，怎么用，这些是需要RTL designer提供的；
    要不要单独写到一个module，如果不是很复杂，或者需要很多地方都例化，其实也不用吧

maoqiu

1. 时钟传递会在寄存器/时序器件的CP端终结，即DIV2/DIV3的Q端没有时钟相位（如果不主动定义的话）

maoqiu

2. 不定义分频时钟的情况下，主时钟还是会穿过MUX传递的，所以checktiming没有问题，但是相当于你只跑了源时钟的timign，没有看到分频时钟路径的timing

maoqiu

3. timign约束不是随便定义的，更不是猜出来的。当然需要有文档，而且需要与design确认设计意图。时钟方案的设计，应该是由STA工程师来主导才对

sdlyyuxi

回复 8# maoqiu


    Good