Verilog实现关于24位输出的并串转换输出，附代码以及modelsim的仿真图。

willwillwill

我的设计当中load是来加载输出24位数据的，只有前面24个时钟进行串并转换，后面的104个时钟保持输出为零。
我主要想问的就是为什么第一个load的高电平来到的时候，输出dout就变成未知了，要等到下一个load高电平的时候（再经过128个时钟周期）才进行并串转换。有没有什么办法可以在第一个load电平来临的时候就开始进行转换，我尝试了一下都没有成功。如果这么运行，是不是可以理解为，总体的输出被延迟了一个并行的输出时钟周期（48kHz）。（主时钟频率为6.144MHz）
还有就是，这个module是我的设计当中最后一个module，由于不知道怎么做时钟分频，才干脆用主时钟6.144MHz来驱动最后这个24位输出的并串转换（输出频率为48kHz），降采样了128倍。我是这么想的，48kHZ的并行数据要输出，那么串行数据的输出就应该是48kHZ*24=1152kHz，这就不能用偶次幂来实现分频，如果直接进行3/8分频那么好像jitter会比较大。所以才会出现前面24个时钟转换，后面为零的情况。我没有做过具体的电路，我想问一下，如果是真实的芯片这么处理问题大吗？

还有一个问题是真实的芯片最后的串行数据需要有串行开始结束的标志位吗？如果有一些标志位啊什么的，那我是不是可以用48kHz*32=1536kHz（主频的四分频）来进行并串转换。在32个时钟当中就会有24个是在进行并串转换，剩下的8个时钟就可以在前面、后面加上一些标志，等待，控制位了。这样行吗？

最后一个问题这样的代码最后能够综合布线吗？

neptune1983

看不到图，不过从你的表述上来说应该是时序没有配合好或者是设计的RTL问题，
这里涉及到了不同时钟域的数据传输，你看看相关的文章吧

ikanbilis

thanks