我的疑问是: 这个为什么这样修改rst信号,仿真的结果就正常了?为什么rst信号会对仿真有这么大影响?在做设计时rst信号要注意什么,满足什么要求?
其中的data_out是时钟上升沿将data_reg输出的数据
以data信号为例
原代码如下:
always @(negedge clk or posedge rst)begin
if(rst)begin
data reg<= 1'b0 ;
data_out <= 1'b0;
end
else begin
data reg<= data_in ;
data_out <= data_reg;
end
end
修改后的代码如下:
always @(negedge clk or posedge rst)begin
data reg<= data_in ;
data_out <= data_reg;
end