大家来讨论讨论多bit的寄存器好坏

ljjbunny · 发表于 2016-10-24 15:28:54

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一般设计都是用的单bit的D触发器，最近接触的项目里出现了2bit寄存器，就是有D0和D1两个输入的寄存器，感觉应该在综合里禁用这种比较好，主要是觉得时序会难修点把，不过人家既然做了这种寄存器肯定还是有用的，所以想问下用它的好处和坏处

mnluan · 发表于 2016-10-25 14:27:40

好东西被你禁用了。。。忍不住说两句。
优点：1、省面积，因为shared时钟端。
2、时钟树的功耗降低，因为要驱动的CK节点变少了，时钟树上所需的CKBUF减少。
3、时钟树占用的走线资源变少。
缺点：摆放和走线拥塞时，工具优化的灵活性降低。因为D0和D1端的逻辑相当于是捆绑在一起了。

时序是否好修，取决于具体设计，交给综合工具去判断如何使用多bit寄存器。直接禁用的做法，个人认为不合适。

idanceu · 发表于 2016-10-25 15:52:19

回复 2# mnluan

项目中有multi-bit，只知道用，学习下优点。

ydlm42sj · 发表于 2016-10-25 16:52:17

征求后端的意见吧一般不会禁用这类型的cell

ljjbunny · 发表于 2016-10-27 13:47:05

回复 2# mnluan

但是综合的时候根本没有物理位置也没有时钟，比如说多bit寄存器的两个D端的startpoint是两个memory，而这两个memory又因为别的原因不能放一起，这时候就很容易导致voilation，综合的时候又如何能判断的了呢，除非是走dct流程，把def读进去

mnluan · 发表于 2016-10-28 15:40:57

回复 5# ljjbunny

嗯，你说的没错。我们的综合流程都是走DCT的，已经很久没用单纯的dc了。而且如果真到后端布局布线时，遇上你说的那种情况，我们会重新添加约束，然后做一遍网表的ECO。

williamliwei · 发表于 2016-10-28 16:19:26

归根到底还是看design，到底有咩有那么严格的实现需求

AndyDing波 · 发表于 2016-10-28 16:23:03

现在在公司实习，企业导师打算让我硕士论文做这个，目前才刚刚接触触发器这块，至于它在工程中的应用，具体在哪方面体现出来？是否好写出论文？希望前辈指教哦

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