Vivado能综合SystemVerilog吗？

linghuqiubai · 发表于 2016-4-8 09:57:15

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看到最新的Quartus Prime 15.1可以支持SystemVerilog，当然是可综合的部分，不知道Vivado和ISE是否支持？
主要是SystemVerilog可以在端口传递二维数组，有些场合会方便很多。

luminate · 发表于 2016-7-12 17:46:26

传个数组没问题，但是我认为vivado SV的可综合部分支持不好

dreamflyings · 发表于 2016-8-7 23:44:32

回复 1# linghuqiubai

可综合子集已经可以用了，但需要多练练，验证部分支持的不够，复杂结构就别用了。。

huster · 发表于 2016-8-8 09:12:23

我觉得还是取决于你的代码是否可综合

dreamflyings · 发表于 2017-2-18 12:12:41

回复 1# linghuqiubai

一直在用vivado综合systemverilog语言RTL，只要是符合综合要求的，数据结构、包、接口、抽象类，均可综合，并生成BIT文件

iNostory · 发表于 2018-4-4 15:35:56

综合SystemVerilog

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