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[求助] SystemVerilog program 能不能定义在 module里? semiliu 2012-12-29 67405 tiennguyen 2018-12-7 00:09
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[求助] UVN菜鸟求教shuffle功能 初夏小溪 2016-7-18 42838 uiwjyb 2018-12-4 15:07
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[求助] 关于UVM源码里面的register model的do_read_check困惑  ...2 唯爱六花酱 2016-1-29 147750 bensonlol 2018-12-3 22:59
[求助] uvm的菜鸟问题 dearhero 2013-7-17 44834 bensonlol 2018-12-3 22:55
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[讨论] 有关4值逻辑和2值逻辑的疑问 静影沉璧 2018-9-28 54748 saipolo 2018-12-3 20:29
[讨论] 有没有关于SV中可综合语句的总结? 空白MAX 2018-12-3 01498 空白MAX 2018-12-3 18:49
[求助] 求助:如何将uvm_reg的sequence设置为default sequence呀? oscillator_cn1 2012-8-7 55252 uiwjyb 2018-12-2 16:47
[求助] 求助:hdl_path该怎么加? oscillator_cn1 2012-8-7 12749 uiwjyb 2018-12-1 19:37
[求助] UVM的寄存器模型中adapter的个数 whwjez 2016-11-7 12728 uiwjyb 2018-11-30 20:54
[求助] Matlab与RTL联合仿真  ...2 ghostlzy007 2011-3-1 106694 qiushulin0000 2018-11-30 14:54
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[求助] ”W1C” W: 1/0 clears/no effect on matching bit, R: no effect 851018986 2018-11-17 11627 gaurson 2018-11-18 23:29
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