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[求助] SystemVerilog program 能不能定义在 module里? semiliu 2012-12-29 67382 tiennguyen 2018-12-7 00:09
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[求助] 关于UVM源码里面的register model的do_read_check困惑  ...2 唯爱六花酱 2016-1-29 147614 bensonlol 2018-12-3 22:59
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[求助] 求助:问个菜鸟问题,UVM对memory的操作也与register一样么?  ...2 oscillator_cn1 2012-7-11 168033 bensonlol 2018-12-3 22:54
[讨论] 有关4值逻辑和2值逻辑的疑问 静影沉璧 2018-9-28 54695 saipolo 2018-12-3 20:29
[讨论] 有没有关于SV中可综合语句的总结? 空白MAX 2018-12-3 01479 空白MAX 2018-12-3 18:49
[求助] 求助:如何将uvm_reg的sequence设置为default sequence呀? oscillator_cn1 2012-8-7 55225 uiwjyb 2018-12-2 16:47
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[求助] UVM的寄存器模型中adapter的个数 whwjez 2016-11-7 12697 uiwjyb 2018-11-30 20:54
[求助] Matlab与RTL联合仿真  ...2 ghostlzy007 2011-3-1 106651 qiushulin0000 2018-11-30 14:54
[求助] UVM中,什么场合用callback最好?  ...2 飞扬紫百合 2012-12-17 1711940 qiushulin0000 2018-11-28 12:20
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[求助] 验证过程中,如何给一个激励一直保持不变? saberviolet 2018-10-15 11938 saipolo 2018-11-27 22:57
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[求助] 关于system verilog中的local variable的一个问题 qwerty5419 2018-11-26 02366 qwerty5419 2018-11-26 21:58
[求助] IC验证中用到Python脚本多吗,多用在什么地方 lalala. 2018-11-21 33425 uiwjyb 2018-11-26 21:34
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