菜鸟来问：verilog怎么调用systemc的module？

oscillator_cn1 · 发表于 2011-3-15 21:11:20

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各位高手：

刚才老板问我：写了一个systemc的module，现在要对它进行仿真，testbench是用verilog写的。要怎么样才能用verilog仿systemc的module呢？testbench需要注意什么，还是直接把它当做一个verilog模块一样使用？哪些工具支持这两种语言一起仿真，该怎么使用工具？。。。。。我感觉好多问题啊。有没有人了解一些的，给我解惑一下？

whxqq · 发表于 2011-3-15 21:23:05

modelsim就可以，具体可以看里面的examples

oscillator_cn1 · 发表于 2011-3-15 21:29:46

which one？

gaurson · 发表于 2011-3-16 13:51:35

也可以看看modelsim的用户手册，应该也有和SC相关的仿真操作。

索手锋芒 · 发表于 2011-3-19 00:22:10

如果找到方法请不吝赐教一下,我也不知道这个怎么弄.最近一直在研究这个,如果有好资料分享一下
邮箱fanyongwinner@163.com,我这儿有个一资料但是英文的.而且也说得不太细.如果要我可以发给你

Dylanqi · 发表于 2011-4-20 15:10:55

楼主，我毕设是要用systemverilog和verilog混用，没有头绪。。你的问题有进展吗

lvbeenyuen · 发表于 2011-5-13 16:05:03

同样很关注这个问题

silencex8 · 发表于 2011-5-14 18:31:12

在Verilog中加入define语句吧

怎么个景 · 发表于 2012-8-15 21:16:23

使用modelsim就可以，支持systemC和verilog的混仿

xmffsf · 发表于 2014-3-14 10:51:56

本帖最后由 xmffsf 于 2014-3-14 10:52 编辑

回复 6# Dylanqi

请问可以给我看看你的毕业设计吗，最进想学学sv和verilog混合设计。谢谢！

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