关于网表仿真的一些探讨和疑问

西门电工

小白最近在做DC综合的后仿真，遇到一些问题，实在是非常的费解；现在总结如下，欢迎大家的指正；
1. rtl中内部定义的触发器reg [3:0] temp;在综合后的网表中发现，变成了例化后的一个module，名字也有所变化，变成了temp_reg0_,temp_reg1_之类的;这样的话，如果前仿真的tb内部，用到了该信号的触发控制，那么请前仿真的tb还能直接用吗？工具可以识别吗？

2.如果综合时候用到了命令，ungroup -all -flatten，这样的话设计的Hier结构就会被打散，那么前仿真的tb还能用吗？前仿真用到了a.b.c.d这样的信号控制语法，工具还具备识别该信号的能力吗？

3.前仿真的tb和后仿真能不能直接拿来用？

4.ungroup -all -flatten，没有层次化结构，发现了bug，debug的过程会不会很麻烦？

5.ungrop -all -flatten的作用是什么？是不是每个design在综合的时候都要打散？

谢谢大家，希望朋友们能够给予解答

saipolo

rtl中定义的寄存器类型在时序逻辑中被综合成dff，前仿引用到该寄存器类型变量在后仿中需要改变名字，比如你前仿中force xxx.data = …；后仿中可能就是force xxx.data_reg0.D = …; force xxx.data_reg1.D = …;工具没有能力自动识别，除非你自己写PLI/VPI来实现这样一套名字匹配。
另外设计全部展平的话调试很有难度，你xmr操作很多都层次不对，建议还是要keep hierarchy。

西门电工

回复 2# saipolo


   非常的感谢您的解答，下午的时候我写了一个小的设计，用syonpsys工具试着研究了一下，也把自己的感悟分享出来，欢迎指正；
   综合用的dc，后仿真用的vcs；
   对于非展平的网表：
        1. 子模块内部的触发器类型，比如时序逻辑reg[7:0] temp;非展平之后，必然存在与之对应的wire[7:0] temp数据类型，并且命名完全相同，连接std cell的连线；
        2. 子模块内部定义的wire类型，全部被工具定义的std cell 线网取代，找不到相同线网的命名；
        3. 模块间的wire数据类型，由于综合保留Hierarchy结构，所以这些线网可以找到，并且完全相同；
        4. 关于后仿真，使用top.u1.u2.temp == 8'd8;类似的内部寄存器变量，不影响仿真，但是不能用子模块内部的wire变量作为事件的触发的条件；因为保留了Hier结构和变量名字，vcs可以正确找到；
    对于展平的网表：
        1. 子模块内部的触发器类型，比如时序逻辑reg[7:0] temp;展平之后，命名会以Hier的形式给出，并且是wire型变量，连接std cell；比如wire [7:0] top_u1_u2_temp（我的理解是，如果其它的子模块也写了reg [7:0] temp,工具不至于展平的时候命名相同）;
        2. 子模块内部定义的wire类型，全部被工具定义的std cell 线网取代，找不到相同线网的命名；
        3. 模块间的wire数据类型，尽管展平的网表不具备Hier结构，但是模块间的wire连线，保留了原有的命名；但是不具备Hier属性；
        4. 关于后仿真，必须由Port或者第一级Hier的pin作为触发事件，添加正确激励；像使用top.u1.u2.temp == 8'd8之类的语法，工具无法识别；