请教一个问题如果使用ncverilog编译UVM库

jamesning

请教各位大侠，我在使用ncverilog（ncsim）搭建UVM验证环境，但是总是报错，整个环境原本是可以跑起来的，我只是增加了uvm库，然后就报错了，报错内容如下：



我曾尝试使用调整filelist的方法把文件编译的顺序调整，但是依然无济于事，我已经把上图中uvm_queue的定义文件写在了报错文件的上面，如下图是我的filelist,第27行已经定义了uvm_queue,第33行是报错文件：



我现在使用下面方法把整个filelist吃进makefile：


我已经想尽了所有方法，+incdir也使用了，依然无法解决这个问题。
请大家分享一下自己的编译方法，我想快点使用UVM环境，谢谢各位大侠！

hychuchen

You need to add option -uvm or -uvmhome UVM_HOME_PATH

wenhuajianyuan

你用package的格式重写一下这些文件，然后用import试试

jamesning

回复 3# hychuchen

还是不行，把Makefile改成下面这样，增加了-uvmhome命令：
   
    图1
结果连`uvm_info都不无法识别，如下图：


  图2
如果我把图1中的21和22行的注释取消，会有另一个错报出，和之前一样：


  图3

请大侠帮我看看，谢谢

jamesning

回复 2# hychuchen
已经解决了，谢谢大侠

hdl1016486425

楼主，你的编译问题怎么解决的，我的老是显示package could not be bound，build_phase没有声明等错误

wenhuajianyuan

回复 6# hdl1016486425

你用在run之前先要把所有用到的package编译一遍，不然就会遇到这个问题

wenhuajianyuan

回复 6# hdl1016486425

在整个编译之前先单独编译package

hdl1016486425

回复 8# wenhuajianyuan


    谢谢了🙏

xiaoyangyu

想知道这个问题楼主是怎么解决的？？？