设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证讨论 › SystemVerilog随机化约束的问题

1 2 34 / 4 页

发新帖

楼主: seekerlee

[求助] SystemVerilog随机化约束的问题

发表于 2018-12-7 00:36:41 | 显示全部楼层

thanks

畅销就业培训课《芯片验证从入门到精通》推荐就业，赢取高薪！

回复支持反对

发表于 2018-12-10 15:02:55 | 显示全部楼层

提供另外一种解题思路。vcs试了几次，应该可以符合要求。unique关键字，表示之后的几个变量的值不重复；需要加{}，表明区间范围。

登录/注册后可看大图

sv_constraint

sv_constraint

畅销就业培训课《芯片验证从入门到精通》推荐就业，赢取高薪！

回复支持 1 反对 0

发表于 2018-12-14 12:15:35 | 显示全部楼层

回复 32# ppeezz

Good!

回复支持反对

1 2 34 / 4 页

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /1

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-11-14 18:06 , Processed in 0.016024 second(s), 7 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表