马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。
您需要 登录 才可以下载或查看,没有账号?注册
x
该FPGA中含有众多IP核,如PCIE、FIFO、RAM、PLL等,在使用quartus关联modelsim进行RTL 仿真时,出现如下错误:说没有生成IP核的仿真模型之类的。 file:///C:/Users/xia/AppData/Local/Temp/msohtmlclip1/01/clip_image002.jpg 上网查询后,有人说使用向导在quartus中重新生成IP核即可,对主要的几个IP重新生成后,再仿真还是不行; 也有人提出,应该讲生成的.vo文件放在modelsim的仿真路径下,查看发现只有pcie生成了该文件,放在相应的路径下后,再仿真还是不行。 |