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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证讨论 › 求助：用VCS跑Systemverilog代码时，在makefile文件中的 ...
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楼主: pkulafang

求助：用VCS跑Systemverilog代码时，在makefile文件中的一个指令不懂

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brav
发表于 2010-10-20 22:17:20 | 显示全部楼层
thx....
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雁南飞.fpga
发表于 2011-2-23 20:49:33 | 显示全部楼层
有谁在VCS里做过system verilog 方面的验证呀 那个操作的方法是？？？
请赐教！！！！
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starrylight
发表于 2011-2-24 15:23:50 | 显示全部楼层
学习了，多谢
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johnnyw
发表于 2011-2-24 17:51:01 | 显示全部楼层
学习一下
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jackbh851
发表于 2011-5-26 18:22:33 | 显示全部楼层
正在学习中
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chinahuman
发表于 2011-5-28 21:27:09 | 显示全部楼层
学习了，解释非常清楚，哈哈。
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nishuidegou
发表于 2011-5-29 23:35:04 | 显示全部楼层
顶下
畅销就业培训课《芯片验证从入门到精通》推荐就业，赢取高薪！
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camfence
发表于 2011-6-2 10:03:20 | 显示全部楼层
学习一下
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lint123
发表于 2011-6-4 10:37:13 | 显示全部楼层
回复 2# 能饮一杯


   thanks for sharing!
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sunnyzhu
发表于 2011-6-14 11:13:15 | 显示全部楼层
学习一下！
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