HDL designer不能识别parameter，check时报错

且听风吟098 · 发表于 2016-6-23 10:28:46

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使用HDL designer check verilog代码时，一直报错： QQ截图20160623102745.png

其中parameter为上层模块传递过来的参数，这个应该是正确的，为什么会报violation？
怎样可以把这个rule给规避掉。

tazngxi · 发表于 2018-12-17 13:23:16

parameter WR_DATA_WIDTH＝8,

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