在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
收藏本版 (97) |订阅

IC验证讨论 今日: 0|主题: 6695|排名: 36 

[求助] 问个uvm config 的set和get的问题 naonaoli 2017-11-22 62278 naonaoli 2017-11-27 09:00
悬赏 [求助] HSPICE仿真问题 - [悬赏 5 信元资产] attach_img chengruiqi 2017-11-27 02024 chengruiqi 2017-11-27 00:39
[原创] 转做模拟版图和数字后端  ...2 viitek 2016-5-4 114612 viitek 2017-11-26 13:19
[原创] 有没有用verilog写testbench的  ...2 edana 2017-11-23 104026 superman008 2017-11-25 20:03
[原创] 请教uvm的多进程设置?  ...23 atlandis 2017-10-30 217462 atlandis 2017-11-25 16:48
[求助] WHDL UVM materials reguest eslamgoad 2017-11-24 02557 eslamgoad 2017-11-24 18:08
[求助] 有没有关于test writer可以学习的好资料? 小科白菜 2017-11-20 92137 小科白菜 2017-11-23 15:32
[求助] 遇到一个define的问题请教一下大神们 naonaoli 2017-11-3 12234 zw84611 2017-11-21 18:46
[求助] UVM中如何精准控制仿真结束? liheng369 2017-11-6 56715 zw84611 2017-11-21 18:31
[求助] 并发断言 乐在其中296 2017-11-17 22498 乐在其中296 2017-11-21 09:13
[求助] [紧急求助]main_phase 中raise objection和drop objection不起作用 tangzhao_01 2017-11-13 43285 小科白菜 2017-11-20 17:02
[求助] Synopsys和Cadence的VIP比较  ...2 pyj19900221 2015-7-14 118578 DS_LOGIC 2017-11-15 23:08
[求助] 请教各位:UVM中如何模拟中断操作?  ...2 oscillator_cn1 2013-5-3 106417 fig__tree 2017-11-15 17:40
[求助] 对sv中real类型的用法提问 naonaoli 2017-11-14 13232 MarvinLiang 2017-11-14 18:51
[求助] [求助]UVM的regmodel的后门操作赋值 xcan2012 2017-11-13 11926 xcan2012 2017-11-13 13:54
[原创] 在使用makefile时的问题 attach_img janezhan 2017-11-11 12176 janezhan 2017-11-11 22:30
自己解决calibre license问题的一个小收获!  ...23456..7 lazyfish_cn 2008-10-11 6027909 vsop 2017-11-11 16:34
[求助] 测试点分解的要点 tangzhao_01 2017-11-5 12924 13525596047 2017-11-9 16:11
[求助] ASIC的FPGA原型 验证  ...2 追天鹅的青蛙 2010-7-20 126221 nativeda 2017-11-8 13:51
[讨论] 大家是用什麼版本控制系統? kuolifeng 2017-11-7 22689 nativeda 2017-11-8 13:38
ldv 和ius是啥关系?  ...23456..7 大龄青年 2009-3-2 6621768 vsop 2017-11-7 17:12
[原创] sed和awk的简单学习笔记  ...2 lshj98115 2012-12-13 127330 wawejin 2017-11-6 11:01
[求助] [求助]关于UVM数字验证的一些疑问 xcan2012 2017-11-1 62251 gaurson 2017-11-3 13:44
[原创] issues installed under fedora 26 yuanpin318 2017-8-27 51697 yuanpin318 2017-11-3 10:18
[求助] 向大佬求助, WDZ5191 2017-10-28 62540 xiaohaolaoda 2017-11-2 10:42
[求助] system verilog中怎么实现将某些monitor得到的值放到自己定义的log里面呢 naonaoli 2017-10-31 42486 naonaoli 2017-11-2 09:54
[求助] 求助大佬,sv验证 WDZ5191 2017-10-16 32137 gavin9520 2017-11-2 09:11
[讨论] Block/Soc级别验证中, 复位信号(Rstn)的初始值是否只需要在0时刻就有效,设为0? VPN_chip_design 2017-10-24 42682 jimbo1006 2017-10-31 14:31
[求助] add_typewide_sequence & add_sequence yuanpin318 2017-10-31 02221 yuanpin318 2017-10-31 13:37
[求助] 初学者,怎么调试e文件和v文件啊 zhangdeshuai 2017-10-11 11970 zhangdeshuai 2017-10-30 20:13
[讨论] uvm_transaction中能否定义static类型变量? gxlong 2017-9-27 62869 yoyoru 2017-10-27 08:41
[讨论] 验证人员应该以何种角度阅读spec digest  ...2 似水如烟 2017-10-13 105766 masaka_xlw 2017-10-27 02:31
[求助] 问个timescale的问题 naonaoli 2017-10-24 31995 gaurson 2017-10-25 15:59
[讨论] windows下questasim 10.1c 编译uvm attachment  ...23456..7 yangxb303 2013-3-20 6622166 find_search 2017-10-24 17:00
[求助] Systemverilog constraints (CRV) ws552111206 2017-9-24 32138 zxm92 2017-10-23 17:41
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-9-22 00:57 , Processed in 0.026332 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块