在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
[求助] Lattice CPLD烧写问题--Failed to scan board guozheng 2013-4-9 27858 yangpengbo2636 2016-3-1 17:25
[原创] 明德扬 FPGA 周末培训班 预热报名 gjlkgln4534 2016-3-1 02460 gjlkgln4534 2016-3-1 17:19
[求助] 求Xilinx FPGA SP605开发板的引脚绑定默认文件(.ucf) attach_img 艾克0928 2016-2-29 22133 艾克0928 2016-3-1 16:50
[讨论] 急求 DDR 中read preamble postamble是什么概念 attach_img 我擦泪 2016-3-1 38700 linghuqiubai 2016-3-1 14:58
[求助] Quartus15.1稳定性怎么样? yzmerry 2016-2-29 32981 lzhp 2016-3-1 12:33
[求助] Design compiler DV界面 chongtongxue 2016-2-29 03194 chongtongxue 2016-2-29 17:01
[求助] ISE与questasim联合仿真的问题。求教! ryl_1989 2015-11-30 12426 中国梅西 2016-2-29 16:34
[求助] ISE iMPACT 识别问题 attach_img thereywb 2014-12-7 24842 jornsnopy 2016-2-29 15:19
[求助] 新手求助!基于FPGA的AD转换模块验证问题 tori128 2016-2-28 42380 tori128 2016-2-29 12:54
[讨论] Altera USB下载问题 skyccd 2013-3-26 32057 yzmerry 2016-2-29 11:31
[原创] verdi zcunsh 2016-2-28 13310 whz7783478 2016-2-29 11:05
[讨论] Verilog的语法问题请教 attach_img 清霜一梦 2016-2-27 32939 yaya126 2016-2-29 09:59
[其它] Bounded Integer Sequence Encoding luoyanghero 2016-2-28 02579 luoyanghero 2016-2-28 16:16
[求助] UPF的questasim仿真,testbench只能用systemverilog写? somey 2014-7-23 12369 浩然若枫 2016-2-27 14:55
[讨论] 哪些软件只能在xp上运行 luoyanghero 2016-2-27 01786 luoyanghero 2016-2-27 13:54
[求助] quartus13.0 fitter跑死 attach_img xw25140 2016-2-27 01996 xw25140 2016-2-27 10:50
[讨论] ISE 生成的sdf文件和在综合前的约束有关系么? attachment 曳尾鱼 2014-11-27 42912 13309227905 2016-2-27 10:44
悬赏 [求助] 求教一下各位大神关于sd高速卡初始化的一些相关问题 - [悬赏 50 信元资产] caiwenq 2016-2-19 42401 kka 2016-2-27 10:24
[讨论] 学习systemverilog有什么好方法? renlei 2016-2-22 32084 清霜一梦 2016-2-27 09:38
[求助] 我做了一个数据采集、USB传输系统,编译后所占逻辑资料才1%?请高手帮忙看看,谢谢! attach_img melinda 2010-12-1 87391 CoCo3646 2016-2-27 09:24
[求助] xilinx SDSOC 仙人-酋长 2016-2-26 01740 仙人-酋长 2016-2-26 20:20
[求助] 配置Xilinx PROM XCF01S问题 attach_img zaner 2016-2-25 12774 zaner 2016-2-26 20:18
[求助] 请教一个关于FFT的问题 风中飞 2016-2-24 11676 vigorkylin 2016-2-26 17:58
[求助] 开机启动项 christine1225 2016-2-26 03168 christine1225 2016-2-26 17:21
[求助] verilog中随clk posedge逐步读入txt文件数据 daneast 2016-2-25 62885 daneast 2016-2-26 14:21
[求助] ISE map出错 renAlex 2016-2-26 02004 renAlex 2016-2-26 13:37
[求助] vivado工程出错求助 wendaoyuchen 2016-2-25 12876 wendaoyuchen 2016-2-26 08:58
[求助] 如何让Quartus II综合模块时不插IO buffer? RNA2012 2016-2-25 02032 RNA2012 2016-2-25 22:31
[求助] 请教一个同步时钟,异步fifo的问题  ...2 renzimu 2016-2-24 113755 silencefpga 2016-2-25 22:26
[求助] actel开发软件Libero 飞天花雨 2016-2-24 33354 飞天花雨 2016-2-25 18:51
VHDL还有前途吗?  ...23456..20 hudie2002 2007-10-28 19146571 szq187 2016-2-25 16:29
FPGA新手,该用verilog 还是VHDL?  ...23456..11 Paul_Lee 2009-1-21 10525648 szq187 2016-2-25 16:28
[求助] 发包工具 wucaidai 2016-2-25 02250 wucaidai 2016-2-25 15:56
[求助] 【已经解决】新手Verilog代码综合之后硬件资源占用0%,求讨论解决 attachment douwangdiaole 2014-11-23 99471 仗剑问天 2016-2-25 14:40
[求助] Xilinx FPGA因为congestion跑不完怎么解? rockban 2016-2-25 12244 pusher_yxg 2016-2-25 13:34
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-7-17 07:33 , Processed in 0.034361 second(s), 9 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块