在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
悬赏 [求助] offer选择救急~武汉新思vs武汉海思 新人帖 - [已解决] wuhanouyang 2019-10-12 23737 乱了节奏 2019-10-13 19:27
[原创] DC_labSetup and Synthesis Flow实验二 attachment dreamer180 2019-10-12 01694 dreamer180 2019-10-12 20:24
[讨论] 本科的非211,985的fpga应届薪酬大概多少  ...2 呱呱年 2019-9-28 175590 呱呱年 2019-10-12 19:50
[求助] DC综合模块划分 gaom9 2010-3-8 35220 S_tingting 2019-10-12 16:55
[求助] 急!!!配置FPGA 的一个问题! agree 固执的寻觅 2012-6-19 32499 duan_dzj 2019-10-11 17:52
[求助] 关于RTL中#DLY问题的请教及帧头检测方面的疑惑?  ...23 IC.Michael 2019-4-3 206432 IC.Michael 2019-10-11 09:14
[原创] 请教DC的synthetic library atlandis 2015-7-6 32384 iknowzxc 2019-10-10 11:36
[求助] link library和synthetic library有什么区别  ...2 chenfengrugao 2012-9-3 1111435 Dontcare 2019-10-10 11:27
[求助] VIVADO 2018 建立新工程,单个文件综合仿真 zou.liancheng 2019-10-9 11988 hanjian518 2019-10-9 17:54
[求助] ZYNQ工程中block design里对于三态门设计的问题 新人帖 brightary 2019-10-9 01580 brightary 2019-10-9 14:26
[资料] Vim 怎么设置显示行号,永久性显示行号 attachment dreamer180 2019-9-18 41983 a1050422149 2019-10-9 11:58
[讨论] verilog 编辑器  ...234 huanguestc002 2011-7-13 3022241 a1050422149 2019-10-9 11:57
[求助] 有人用vcs2016.6编译过vivado 2018.2的IP库(compile_simlib命令方式)吗? 新人帖 thebigbang77 2019-9-30 23252 y23angchen 2019-10-9 09:33
[求助] 关于FPGA控制sodimm ddr2问题 新人帖 mlx21012 2019-10-8 22123 y23angchen 2019-10-9 09:32
[求助] lib文件中leakage power请教 zfgu 2019-10-8 12129 y23angchen 2019-10-9 09:28
[求助] DC综合中拓扑结构模型 w_HFUT 2019-10-8 22110 w_HFUT 2019-10-8 18:04
[原创] 多路MIPI视频合成案例 attachment mdy-郭柏荣 2019-8-29 62616 ss3035 2019-10-8 16:33
[求助] fpga乘法器 liteng1123 2019-9-27 32397 qinailwin 2019-10-3 20:42
Powerpcb5.0EFA下载! xdqm 2003-8-4 44352 DeepTHought 2019-10-1 17:33
[求助] 新手怎么样学习设计有一定复杂度的FPGA应用 attach_img lingking 2019-9-29 12122 kk2009 2019-10-1 01:16
[求助] 用xilinx浮点型加法器ip核做累加器,该如何清零,sclr管脚并不能清零 tutalury 2016-5-26 33722 落风成殇 2019-9-30 16:36
[原创] 仿真延时有没有必要添加 ? attach_img american007 2019-7-5 52289 kka 2019-9-30 15:12
[求助] 咨询个CHIPSCOPE的问题 attach_img djqlyy2922 2019-9-27 11835 kka 2019-9-30 15:09
[求助] ise chipscope 编译时出错 djqlyy2922 2019-9-26 11373 kka 2019-9-30 15:07
[求助] AXI_Interconnect中Crossbar数据缺失 新人帖 attach_img chenyinhui1991 2019-9-17 32121 kka 2019-9-30 15:00
[求助] ISE编译时MAP报错 神殇丶 2019-9-30 12191 kka 2019-9-30 14:54
投票 [求助] 芯原(成都)vs中心微电子(成都) 新人帖 jcjcjc95 2019-9-13 12394 viviy 2019-9-29 10:36
[求助] FPGA实现TDMA链路层功能 feiyangbaxia 2019-9-28 01527 feiyangbaxia 2019-9-28 21:41
[求助] AHB中HREADY复位是高还是低 east1203 2019-9-18 92813 holliwood 2019-9-27 22:55
[解决] Verdi查看波形时,某些信号(比如FIFO的寄存器信号)加不进去?  ...2 华胥之国 2019-8-2 1212961 xiaojia102003 2019-9-27 17:53
[讨论] I2C信号毛刺怎么滤波? lingking 2019-9-26 35770 lingking 2019-9-27 09:54
[求助] 静态时序分析,低功耗设计,soc hurrywork 2019-9-23 12210 kk2009 2019-9-27 06:16
[原创] arm m0 的IP,有需要的联系 wanwei1220 2019-9-26 01710 wanwei1220 2019-9-26 11:12
[转贴] 如何通俗理解FPGA与Verilog HDL? 新人帖 luocheng_at 2019-6-18 12602 kk2009 2019-9-26 05:28
[求助] 异步信号处理--老生常谈 YYFFLLMMNN 2019-6-19 95431 kk2009 2019-9-26 05:21
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-7-15 20:18 , Processed in 0.028441 second(s), 9 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块