NCverilog做后访报timing violation 求指导！

静心聆听

dennisi123 发表于 2020-3-13 13:26
这个帖子已经好多年了，我记得当时出现violation，是CTS没做好，后面再做一遍flow就没violation了。

如 ...

感谢楼主的回答，我还想问一个问题，当加上+neg_tchk -negdelay时，为什么还是会出现将负的延时变成0呢？会报
1、Warning-[SDFCOM_ANICD] Adjust Negative INTERCONNECT DELAY;
2、Warning-[SDFCOM_NICD] Negtive INTERCONNECT Delay encountered
This negative value cannot to handled wuth switch -negdelay.Please check SDF files.
3、Warning-[NTCDNC] Negative Timing Check Did Not Coverge
我看了一下-negdelay的说明，如下图，但是没理解是什么意思，望楼主帮我解答，谢谢了

dennisi123

静心聆听 发表于 2020-3-13 15:14
感谢楼主的回答，我还想问一个问题，当加上+neg_tchk -negdelay时，为什么还是会出现将负的延时变成0呢？ ...

是因为总延时小于0了吗？我确实不太懂，还请高人解答，抱歉！

静心聆听

dennisi123 发表于 2020-3-14 17:35
是因为总延时小于0了吗？我确实不太懂，还请高人解答，抱歉！

好的，谢谢楼主，这个似乎是因为加入了噪声延迟，然后和正常的延时叠加最后变负了，这个负延时变成0似乎不影响仿真，目前只能先放着了