NCverilog做后访报timing violation 求指导！

dennisi123

今天用ncverilog加入sdf和PR后的网标进行仿真，发现会报很多timing violation。在看了下log文件后，发现有很多warning：


我的理解是ncverilog自动把负值转成0来处理，这样导致了时序变差。
请教各位大侠，有没有什么好的方法或者命令使ncverilog不要把负值转成0而是直接使用负值？

littlebag

不要加“+no_neg_tchk”选项

dennisi123

回复 2# littlebag


   我没有加这个选项。加了neg_tchk这个选项 也还是不行 没有变化

dennisi123

回复 2# littlebag


   我怀疑是负值变为0后使得时序变差了，怎么改啊？

baohananalog

:):):):):):):):):):):):):):)

dennisi123

回复 5# baohananalog


   有好的解决办法吗？我现在很着急...

seu_lx

不知道你仿真用的哪个的verilog库，像smic的有neg的库

littlebag

回复 7# seu_lx


    smic的neg库和正常的库有什么区别？谢谢！

静心聆听

dennisi123 发表于 2013-6-11 19:06
回复 5# baohananalog

楼主解决了吗?

dennisi123

静心聆听 发表于 2020-3-10 16:01
楼主解决了吗?

这个帖子已经好多年了，我记得当时出现violation，是CTS没做好，后面再做一遍flow就没violation了。

如果有violation的话，需要具体分析，看是否是真的violation，如果是的话得分析是sdc没约束好还是设计本身太复杂。