帮忙看一下quartus的两条warning，关于PLL和时钟的，

xylion

RT，
Warning (332060): Node: clk50 was determined to be a clock but was found without an associated clock assignment.
Warning (332056): PLL cross checking found inconsistent PLL clock settings:

Warning (332056): Node: P1|altpll_component|auto_generated|pll1|clk[0] was found missing 1 generated clock that corresponds to a base clock with a period of: 20.000

xylion

回复 1# xylion

还有，分配引脚之后最后我发现自动多了JTAG的几个相关东西，前辈们帮忙看一下怎么回事？？

t28user

回复 2# xylion

這個多出來的，我是把它給忽略掉。應該是保留給JTAG腳位使用。

a64thlon

1:可能是没有sdc文件
2：或sdc文件没对这个时钟约束

xylion

回复 4# a64thlon


   应该是的，我没进行时序约束,谢谢您！

xylion

回复 3# t28user

嗯，谢谢您，我原先没注意到这个问题。