关于存储器挂载到AHB总线上

keebope · 发表于 2020-3-16 20:29:13

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大佬们，我是做存储器阵列的，不太懂verilog部分。我现在做了一模拟模块的存储器，如下图所示。接口大概是这样的。但是对于AHB有其接口标准，请问下接口标准的那部分电路需要我自己去做吗，还是说直接用verilog生成就可以了。

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omityoung · 发表于 2020-3-17 10:16:17

下载一个免费的m0，里面有ahb to sram 模块，

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