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查看: 5743|回复: 16

问问大家对于C里的多重循环怎么转成verilog

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发表于 2009-11-6 17:08:25 | 显示全部楼层 |阅读模式

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是这样的,我要解析一种帧格式的数据,就类似mpeg的ts流那种,C已经编好了,转rtl的时候,发现里面有很多嵌套的for循环很麻烦。如果用状态机,就无比复杂。因为for循环次数取决于接收到的数据,状态数目不固定。而且又嵌套

自己没有啥经验,大虾们给提点一下好么?相信这应该是个比较典型的C code转换问题。

谢谢大家!
发表于 2009-11-6 20:09:46 | 显示全部楼层
我一般是用一个状态机拖上几个加法器,轮着玩,只要嵌套层数知道了,就没有什么问题了。
当然了,控制如果很复杂的话,还是用处理器实现比较合适。
发表于 2009-11-8 11:17:24 | 显示全部楼层
学习了,呵呵
 楼主| 发表于 2009-11-8 12:10:16 | 显示全部楼层
谢谢回复,不过是否有更好的办法呢?比如说能否把每级for循环写成task或者子模块来搞?
达人们赶紧帮忙出出主意哦!code结构定不下来,没办法写。。。

谢谢大家
发表于 2009-11-8 21:31:56 | 显示全部楼层
。。。
你是要设计电路还是写verilog 代码呀
 楼主| 发表于 2009-11-10 12:41:46 | 显示全部楼层
是要把C代码实现成rtl。
如果有好的建议,请不吝赐教
发表于 2009-11-10 13:11:38 | 显示全部楼层
控制模块+数据通路
发表于 2009-11-11 09:20:13 | 显示全部楼层
好像有System C这种东西。。。。
发表于 2009-11-18 17:18:08 | 显示全部楼层
嵌套计数器如何?
不太懂c和verilog的转换,是.c文件转换为.v文件吗?
发表于 2009-11-22 17:24:29 | 显示全部楼层
没涉猎过,纯学习
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