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[解决] 求一个vcs混编SV Verilog VHDL的脚本 新人帖 a772816320a 2022-4-18 01514 a772816320a 2022-4-18 14:41
[求助] 有没有老哥用过vcsmx混合仿真vhdl+verilog啊，遇到了一点问题 attach_img 小蒙同学 2019-10-30 95635 xiucaijunjun 2022-4-18 14:35
[求助] windows下怎么不打开GUI界面进行QuestaSIM仿真 attach_img qleenju 2022-4-15 21957 qleenju 2022-4-18 08:01
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[转贴] 双全桥电机驱动 MS3142 attach_img XBW18025319604 2022-4-15 01479 XBW18025319604 2022-4-15 15:02
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[求助] QuestaSIM仿真时如何用命令改变testbench中的parameter参数 attachment qleenju 2022-4-7 11528 qleenju 2022-4-15 09:02
[求助] OTP model的vcs验证 melinda_li 2022-4-13 11787 A1985 2022-4-13 16:35
[求助] 如何测latchup 苏沐 2017-6-30 98887 hwynhh@163.com 2022-4-13 10:29
[讨论] 关于输出数据时，希望时钟沿可选的结构方案 桅杆 2022-4-12 01553 桅杆 2022-4-12 20:45
[解决] verilog与VHDL混合仿真的问题 attach_img becky9411 2022-4-11 32298 becky9411 2022-4-12 11:43
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[原创] 标志位或者状态寄存器的flag bit该如何验证呢 yueyuedong 2022-4-8 41848 eaglezhang01 2022-4-11 18:43
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