UVM中的参考模型一般是用什么语言写？写的时候有什么技巧吗？求大神指点

Mr.Jia · 发表于 2022-5-23 11:52:15

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Mr.Jia · 发表于 2022-5-23 11:53:25

现在自己写参考模型还是硬件的思路，写出来也是和dut基本一样，这样写应该不对吧

dalading · 发表于 2022-5-23 14:36:46

其实不管按照什么思路来写，主要你要把dut当作黑盒去验证

zhangdeshuai · 发表于 2022-5-24 10:11:57

没啥技巧，和时序关联比较紧的就直接用sv或者verilog，不太紧的c++。

Mr.Jia · 发表于 2022-5-24 21:58:16

zhangdeshuai 发表于 2022-5-24 10:11
没啥技巧，和时序关联比较紧的就直接用sv或者verilog，不太紧的c++。

用sv和vrilog写的时候感觉和dut的思路基本一样，怎么样能换种思路去写参考模型呢

zhangdeshuai · 发表于 2022-5-25 10:41:33

Mr.Jia 发表于 2022-5-24 21:58
用sv和vrilog写的时候感觉和dut的思路基本一样，怎么样能换种思路去写参考模型呢
...

得看你说的思路是什么层次的思路。比如找到信号里的第一个1，rtl些的可综合代码就复杂一点。sv模型的话，正常人第一个想到的直接用find_first_index函数，你不会也想要跟rtl一样按逻辑表达式算出第一个1吧。

bigfacecatoo · 发表于 2022-6-10 15:16:26

看你验证的模块是什么功能的了，如果是接口的就用sv写，如果是算法的就用c/c++

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