sv中怎么表示一个连续赋值？大神们点进来看看

Mr.Jia · 发表于 2022-5-30 22:31:16

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我想实现一个类似assign的赋值，为啥跑仿真的时候会显示为语法错误，在class中不能使用assign吗？验证环境中怎么表示assign这种赋值。

fengzhiyong123 · 发表于 2022-5-31 09:57:00

连续赋值语句是硬件的描述，你写在class里面肯定回报错啊

Mr.Jia · 发表于 2022-5-31 10:11:40

fengzhiyong123 发表于 2022-5-31 09:57
连续赋值语句是硬件的描述，你写在class里面肯定回报错啊

那这种应该怎么写呢

heritor · 发表于 2022-5-31 15:41:35

如果想实时得到interface的数据，可以每个clock都采样。比如：
fork
forever begin
@（posedge clk)
a =arb_if.sch_arb_req
end
join_none

fengzhiyong123 · 发表于 2022-6-1 10:02:17

Mr.Jia 发表于 2022-5-31 10:11
那这种应该怎么写呢

assign属于连续赋值，uvm实质是运行在过程语句中，用forever可以实现 4L说了

追乐人66 · 发表于 2022-6-2 20:56:44

Mr.Jia 发表于 2022-5-31 10:11
那这种应该怎么写呢

写module 跟verilog一样写就行了

Mr.Jia · 发表于 2022-6-4 21:47:16

追乐人66 发表于 2022-6-2 20:56
写module 跟verilog一样写就行了

我是写的class

追乐人66 · 发表于 2022-6-10 15:39:58

本帖最后由追乐人66 于 2022-6-10 15:41 编辑

Mr.Jia 发表于 2022-6-4 21:47
我是写的class

class 是软件直接 = 就行

nativeda230 · 发表于 2022-6-13 17:43:31

你为什么要用连续赋值assign呢？用过程性赋值 = 会有什么问题？

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