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[解决] 在verdi显示断言成功波形 新人帖 attach_img 西电IC 2022-5-25 03512 西电IC 2022-5-25 13:44
[求助] i2c验证路科code attach_img 追乐人66 2022-5-24 02458 追乐人66 2022-5-24 23:02
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请教使用questasim报的错误 mudgun 2009-11-5 43461 Broli 2022-5-22 19:07
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[求助] uvm info 路径太长 attach_img zhangdeshuai 2022-5-8 53144 zhangdeshuai 2022-5-20 17:05
[求助] 关于仿真时 # 和@() 的区别 attach_img Winter_H 2022-4-29 62663 Winter_H 2022-5-19 11:09
[求助] 求verdi的使用教程!!!  ...23 TT50524 2013-2-18 2617925 li_finn 2022-5-19 10:45
悬赏 [求助] 关于代码覆盖率的一些疑问 - [已解决]  ...2 zhalvin 2011-4-12 1813950 奇奇加油 2022-5-18 23:50
悬赏 [求助] systemverilog中的条件约束->,有大佬可以解释一下吗? - [已解决] attach_img suosuo0624 2022-5-18 21921 tom9393 2022-5-18 17:35
设计就是验证,验证就是设计 - humann的感悟 digest  ...23456..27 humann 2009-1-16 26893608 joomlama 2022-5-18 15:49
[求助] rtc参考时钟如何校准 851018986 2022-5-18 01530 851018986 2022-5-18 15:19
[求助] sequence中问题  ...2 cxd370830 2022-5-10 124698 cxd370830 2022-5-17 10:16
[讨论] 小白请教uvm中的new函数 gavina_zhao 2022-4-14 62538 fengzhiyong123 2022-5-14 14:53
[求助] vcs verdi 联合仿真时出现这个错误是怎么回事? attach_img Mr.Jia 2022-4-30 41353 zhangdeshuai 2022-5-14 10:29
[讨论] soc验证中怎么采用UVM来实现CPU的随机化  ...2 zjiankui 2022-4-27 104625 verify0906 2022-5-13 22:17
[求助] 怎样才能在run_test()里不加case名的情况下跑通仿真。 attach_img  ...2 超超0508 2022-4-28 135294 verify0906 2022-5-13 22:13
[求助] 模块级验证和系统级验证的区别在哪呢?soc验证的参考模型是用模块级的还是重新写呢? qwer2016 2018-3-4 57908 cyccyz 2022-5-13 16:57
[求助] ncverilog 调用verdi无法识别$fsdbDump和$fsdbDumpvars attach_img sxg1647606637 2022-3-16 93925 sxg1647606637 2022-5-13 14:49
[求助] sv 约束除某个值以外的其他值的权重 attach_img zhangdeshuai 2022-5-12 42087 zhangdeshuai 2022-5-13 13:54
[求助] uvm打印时间精度问题 attach_img verify0906 2022-5-7 41948 verify0906 2022-5-11 08:57
[求助] 关于Simvision字体大小、格式 nannan666 2022-5-10 02136 nannan666 2022-5-10 10:59
[求助] reg wire类型混用 仿真不报错 Xx西西 2022-5-10 01655 Xx西西 2022-5-10 10:36
[求助] systemverilog、modelsim ron545 2014-3-26 65079 WenChen 2022-5-9 21:01
[求助] 请问大佬这req例化失败怎么调试 attach_img 追乐人66 2022-5-8 31910 gaurson 2022-5-9 19:08
[求助] 请问大佬Questasim如何查看例化的sequence attach_img 追乐人66 2022-5-8 11453 Xx西西 2022-5-9 11:17
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