APB_SRAM中PENABLE无法拉高

薛定谔的青蛙 · 发表于 2022-6-19 20:38:15

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本帖最后由薛定谔的青蛙于 2022-6-19 22:22 编辑

我在执行完103行后波形中的PENABLE也始终为0，无法拉高，其他信号都是正常的。
小白不知道提供这些够不够解决，还需要其他的话欢迎指出。
附件是我的验证平台，rtl和Makefile文件。

编辑：我解决了这个问题，将上图所示代码顺序调换了一下 GK`VY{GA5@GL%QMF@%}MIAB.jpg

但是我没明白为什么换下顺序可以解决，这段非阻塞赋值顺序不是应该不影响吗？

fengzhiyong123 · 发表于 2022-6-19 23:15:55

本帖最后由 fengzhiyong123 于 2022-6-19 23:20 编辑

你wait里面一个是 apb_intf.cb.PREADY 一个是apb_intf.PREADY 一直在wait

薛定谔的青蛙 · 发表于 2022-6-20 00:04:11

fengzhiyong123 发表于 2022-6-19 23:15
你wait里面一个是 apb_intf.cb.PREADY 一个是apb_intf.PREADY 一直在wait

这不是只有一个wait吗

薛定谔的青蛙 · 发表于 2022-6-20 08:11:21

本帖最后由薛定谔的青蛙于 2022-6-20 08:13 编辑

fengzhiyong123 发表于 2022-6-19 23:15
你wait里面一个是 apb_intf.cb.PREADY 一个是apb_intf.PREADY 一直在wait

感谢解答！
我明白你的意思了
但是apb总线协议中PREADY是rtl的输出，所以这样是能等到的。
我照后面补的图片修改后penable已经可以拉高了，但我并没有修改两个wait。
我现在的疑惑是非阻塞赋值修改顺序怎么会对结果有影响？

Mr.Jia · 发表于 2022-6-21 17:04:31

你这样写时序是对的吗？pready拉高一周期后psel、penable拉低，@(posedge clk iff(pready))

薛定谔的青蛙 · 发表于 2022-6-21 21:24:02

Mr.Jia 发表于 2022-6-21 17:04
你这样写时序是对的吗？pready拉高一周期后psel、penable拉低，@(posedge clk iff(pready)) ...

感谢回答！应该就是这个问题了！

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