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[求助] 关于SDC约束中的追加约束-add masure 2014-1-14 64160 浩然若枫 2022-4-21 09:45
[其它] MS8605替代AD8605;MS8606替代AD8606 XBW18025319604 2022-4-20 01956 XBW18025319604 2022-4-20 22:42
[求助] 求助,综合之后跑vcs仿真验证,Clock gating完全不能传Clk信号 食物 2022-4-19 02252 食物 2022-4-19 21:19
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[资料] 汽车OBD诊断相关协议 lhy624689564 2022-4-19 01762 lhy624689564 2022-4-19 13:53
[求助] UVM求助:在sequence中使用vif lhy624689564 2022-4-16 73246 lhy624689564 2022-4-19 11:34
[解决] 求一个vcs混编SV Verilog VHDL的脚本 新人帖 a772816320a 2022-4-18 01636 a772816320a 2022-4-18 14:41
[求助] 有没有老哥用过vcsmx混合仿真vhdl+verilog啊,遇到了一点问题 小蒙同学 2019-10-30 96019 xiucaijunjun 2022-4-18 14:35
[求助] windows下怎么不打开GUI界面进行QuestaSIM仿真 qleenju 2022-4-15 22233 qleenju 2022-4-18 08:01
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[求助] 我做了一个折叠共源共栅运放,但是改变晶体管长L并不能增大运放增益 major948 2022-4-15 31908 fengtao123 2022-4-16 21:59
[转贴] 双全桥电机驱动 MS3142 XBW18025319604 2022-4-15 01662 XBW18025319604 2022-4-15 15:02
[求助] run_test在module中启动规范吗? - [悬赏 50 信元资产] a1872040489 2022-4-14 32190 a1872040489 2022-4-15 11:05
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[求助] OTP model的vcs验证 melinda_li 2022-4-13 11958 A1985 2022-4-13 16:35
[求助] 如何测latchup 苏沐 2017-6-30 99180 hwynhh@163.com 2022-4-13 10:29
[讨论] 关于输出数据时,希望时钟沿可选的结构方案 桅杆 2022-4-12 01731 桅杆 2022-4-12 20:45
[解决] verilog与VHDL混合仿真的问题 becky9411 2022-4-11 32590 becky9411 2022-4-12 11:43
[求助] 请问UVM中如何通过后门方式写和读内部的ram 新嘴小王安子 2022-4-11 31918 新嘴小王安子 2022-4-12 11:41
[原创] 标志位或者状态寄存器的flag bit该如何验证呢 yueyuedong 2022-4-8 42039 eaglezhang01 2022-4-11 18:43
[资料] 高精度 模数转换器 MS5175 XBW18025319604 2022-4-11 01745 XBW18025319604 2022-4-11 17:23
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