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[原创] 验证环境中的采样问题

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发表于 2022-5-6 13:37:23 来自手机 | 显示全部楼层 |阅读模式

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如主题所示,在验证环境的monitor中,我@(posedge clk),然后去采样bus的数据,但是发现,本来是要等时钟的上升沿的,结果等到的是时钟的下降沿,在下降沿采集的数据,这个时候数据变化已经完成,采样到的是上升沿变化之后的值,而不是上升沿之前的值,不知道是哪里的原因。大佬们看看,
还有就是为什么clocking block里面的信号拉到波形上,有的时候是有值得,有的时候就是X态,这个是和什么设置有关系吗?
发表于 2022-5-7 18:31:38 | 显示全部楼层
文字描述感觉有点混乱,能否上个伪代码实例看看?
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