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[求助] lvs验证问题一直没办法解决,求大佬们康康 attach_img lnverse 2022-4-18 31301 lnverse 2022-4-19 14:06
[资料] 汽车OBD诊断相关协议 attachment lhy624689564 2022-4-19 01389 lhy624689564 2022-4-19 13:53
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[解决] 求一个vcs混编SV Verilog VHDL的脚本 新人帖 a772816320a 2022-4-18 01359 a772816320a 2022-4-18 14:41
[求助] 有没有老哥用过vcsmx混合仿真vhdl+verilog啊,遇到了一点问题 attach_img 小蒙同学 2019-10-30 95058 xiucaijunjun 2022-4-18 14:35
[求助] windows下怎么不打开GUI界面进行QuestaSIM仿真 attach_img qleenju 2022-4-15 21636 qleenju 2022-4-18 08:01
[求助] 求教:VCS仿真加速的方法!  ...2 leivawu 2012-6-23 1624701 luowentao 2022-4-17 20:06
[求助] 我做了一个折叠共源共栅运放,但是改变晶体管长L并不能增大运放增益 attach_img major948 2022-4-15 31536 fengtao123 2022-4-16 21:59
[转贴] 双全桥电机驱动 MS3142 attach_img XBW18025319604 2022-4-15 01235 XBW18025319604 2022-4-15 15:02
悬赏 [求助] run_test在module中启动规范吗? - [悬赏 50 信元资产] attach_img a1872040489 2022-4-14 31682 a1872040489 2022-4-15 11:05
[讨论] 大家怎么接私活的?  ...2 Distent 2022-4-11 114568 Distent 2022-4-15 09:26
[求助] QuestaSIM仿真时如何用命令改变testbench中的parameter参数 attachment qleenju 2022-4-7 11344 qleenju 2022-4-15 09:02
[求助] OTP model的vcs验证 melinda_li 2022-4-13 11562 A1985 2022-4-13 16:35
[求助] 如何测latchup 苏沐 2017-6-30 98539 hwynhh@163.com 2022-4-13 10:29
[讨论] 关于输出数据时,希望时钟沿可选的结构方案 桅杆 2022-4-12 01334 桅杆 2022-4-12 20:45
[解决] verilog与VHDL混合仿真的问题 attach_img becky9411 2022-4-11 31946 becky9411 2022-4-12 11:43
[求助] 请问UVM中如何通过后门方式写和读内部的ram 新嘴小王安子 2022-4-11 31403 新嘴小王安子 2022-4-12 11:41
[原创] 标志位或者状态寄存器的flag bit该如何验证呢 yueyuedong 2022-4-8 41587 eaglezhang01 2022-4-11 18:43
[资料] 高精度 模数转换器 MS5175 attach_img XBW18025319604 2022-4-11 01287 XBW18025319604 2022-4-11 17:23
[解决] MS8311替代AD8605 attach_img XBW18025319604 2022-4-11 11480 XBW18025319604 2022-4-11 17:18
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[求助] 分配的项目搞不定要辞职么 Miracle~ 2022-4-6 61649 qsh123_123 2022-4-7 14:03
[求助] 有大佬遇到这种情况吗?写一个UART attach_img 追乐人66 2022-4-5 11605 易素心 2022-4-6 15:07
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