在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
投票 [统计] 10年以上芯片设计薪酬  ...2 Backer 2022-11-14 116614 mrhe1982 2024-5-21 15:21
[讨论] FPGA 的IOBUF和clock BUF scutlee 2024-5-20 1137 774110102 2024-5-21 13:30
[原创] FPGA画时序 visio几个常用的库 attachment  ...234 gyx3598 2021-5-13 317518 birdhappy 2024-5-21 11:10
[资料] HBM2 High Bandwidth Memory JESD235C 新人帖 attachment bt6767ak 2024-5-3 8294 birdhappy 2024-5-21 11:07
[求助] DC综合在Area Optimization时崩溃The tool has just encountered a fatal error openbox 2024-5-16 2167 openbox 2024-5-21 09:11
[讨论] vivado时序违例 scutlee 2024-5-17 3226 scutlee 2024-5-20 16:08
[资料] 关于跨时钟域的问题CDC attach_img  ...2 羽无芯 2021-1-23 165560 liguchu 2024-5-20 10:16
[讨论] FPGA的GPIO scutlee 2024-5-16 7345 ee_wang7788 2024-5-20 10:04
[求助] ICG综合时序违约 南波湾001 2024-5-16 2203 darlingwqm 2024-5-20 08:35
[求助] 新人请教关于design_vision软件问题 新人帖 attach_img zr0243 2024-5-20 0212 zr0243 2024-5-20 08:19
[求助] 对老生常谈的话题hold time violation的个人理解还有疑惑 attach_img  ...23 39123811 2013-5-18 2822885 Linux_Container 2024-5-19 10:06
悬赏 [求助] 谁有IEEE802.15.4z的标准 - [已解决] attachment kk2009 2021-10-12 103496 ra3d 2024-5-19 05:07
[资料] c家数字DDI22.12 attachment  ...234 kk2009 2023-5-26 303508 ra3d 2024-5-19 04:37
[求助] 谁有RobustVerilog 1.5 以上的 共享一个 谢谢 cloudiesky 2013-11-5 64661 dtbeaver 2024-5-18 18:19
[讨论] vivado出现时序违例 scutlee 2024-5-17 0129 scutlee 2024-5-17 22:29
[讨论] 考虑到模拟ip无法标准化,无法正常交易,准备全面转向提供数字ip设计/验证服务了 j1j1j1 2024-5-15 5386 rvisk 2024-5-17 18:57
[讨论] 一片FPGA芯片能例化几个ILA,MMCM,PLL和VIO?????? scutlee 2024-5-17 1152 Wade_ 2024-5-17 17:53
[资料] 《用于VLSI模拟的小尺寸MOS器件模型 理论与实践》,电子书下载 新人帖 attachment  ...2 qaaz 2020-12-8 185971 VicWang 2024-5-17 16:36
[讨论] 多少bit的寄存器加ICG比较好?? scutlee 2024-5-17 0171 scutlee 2024-5-17 15:19
悬赏 [求助] technology defined minimum cell pin width - [已解决] Pacific-Feng 2024-5-15 1188 ebyee 2024-5-17 11:46
[原创] 关于NVIDIA的智能模块NVDLA(深度学习加速器) attachment  ...234 CKlover 2018-3-8 3616481 ic886 2024-5-16 20:41
[讨论] vivado 的ILA不在最顶层例化可以吗 scutlee 2024-5-16 1153 waniwa 2024-5-16 19:42
悬赏 [求助] win版debussy 5.4v9如何同时打开多个分段fsdb文件? 新人帖 - [悬赏 500 信元资产] teclgq 2024-5-14 2239 teclgq 2024-5-16 19:02
[求助] synplify SCOPE编辑fdc约束文件无法设置针对子module的约束 h2o_freely 2024-5-16 2116 h2o_freely 2024-5-16 17:28
[资料] SoC设计指南:基于Arm Cortex-M(英文版) 新人帖 attachment feielai 2024-3-29 9664 wpz123 2024-5-16 13:38
[讨论] clock gate 的 enable 信号需要同步吗?? scutlee 2024-5-15 2201 scutlee 2024-5-16 09:56
[讨论] vivadode vio和ila是什么关系?? scutlee 2024-5-15 1163 shiyinjita 2024-5-16 09:45
悬赏 [求助] avs_aes利用Design Compiler合成相关问题 新人帖 - [悬赏 200 信元资产] Pacific-Feng 2024-4-30 2263 Pacific-Feng 2024-5-15 15:46
[求助] 超前进位加法器求助 attach_img cyf232 2024-5-15 4210 cyf232 2024-5-15 15:40
[求助] 【如何提高Modelsim仿真速度】 新人帖  ...2 sqd0524 2020-11-3 155464 binnq 2024-5-15 14:01
[讨论] 用vivado仿真只能看到最顶层的信号波形吗? scutlee 2024-5-15 088 scutlee 2024-5-15 10:54
[讨论] 有没有哪位大神给点关于 温度计码转 二进制码 的一些建议啊~~  ...2 hysterialee 2012-6-8 1214404 BJUTZZM 2024-5-15 10:01
[资料] IEEE Stardand for Verilog HDL / IEEE Std 1364-1995 attachment Typhoon14 2022-9-19 11457 ic886 2024-5-14 23:31
[求助] 连续赋值冲突 新人帖 plplpo 2024-5-14 2167 plplpo 2024-5-14 22:07
[讨论] 一个特别大的数组会对前端后端和验证带来什么影响?? scutlee 2024-5-10 1207 harry_hust 2024-5-14 16:13
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-6-3 22:56 , Processed in 0.014987 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块